CY37032P44-125ACT_集成电路资料查询网

ultra37000 cpld family
文档 #: 38-03007  rev. *c 页 6 的 62
f
图示 2. i/o 和 buried macrocells
图示 3. 输入 macrocell
C2 C3
DECODE
C2 C3
DECODE
0
1
2
3
O
C6
C5
“0”
“1”
0
1
O
d/t/l
Q
R
P
0
1
2
3
O
C0
0
1
O
C4
反馈 至 pim
反馈 至 pim
块 重置
0
−
16
条款
i/o macrocell
i/o cell
从 ptm
0
1
O
d/t/l Q
R
P
从 ptm
1
O
C7
反馈 至 pim
buried macrocell
0
异步的
产品
0
−
16
条款
产品
C1
4
0
1
2
3
Q
4
C24
C0 C1
C24
C25
C25
4 同步的 clocks (clk0,clk1,clk2,clk3)
1 异步的 时钟(ptclk)
块 preset
异步的
快
慢
C26
回转
0
1
0
1
0
1
0
1
OE0
OE1
0
1
2
3
O
C12 C13
至 pim
D
Q
D
Q
D
Q
LE
输入 管脚
0
1
2
O
C10
从 时钟
极性 muxes
3
C11

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ultra37000 cpld family 文档 #: 38-03007 rev. *c 页 6 的 62 f 图示 2. i/o 和 buried macrocells 图示 3. 输入 macrocell C2 C3 DECODE C2 C3 DECODE 0 1 2 3 O C6 C5 “0” “1” 0 1 O d/t/l Q R P 0 1 2 3 O C0 0 1 O C4 反馈至 pim 反馈至 pim 块重置 0 − 16 条款 i/o macrocell i/o cell 从 ptm 0 1 O d/t/l Q R P 从 ptm 1 O C7 反馈至 pim buried macrocell 0 异步的产品 0 − 16 条款产品 C1 4 0 1 2 3 Q 4 C24 C0 C1 C24 C25 C25 4 同步的 clocks (clk0,clk1,clk2,clk3) 1 异步的时钟(ptclk) 块 preset 异步的快慢 C26 回转 0 1 0 1 0 1 0 1 OE0 OE1 0 1 2 3 O C12 C13 至 pim D Q D Q D Q LE 输入管脚 0 1 2 O C10 从时钟极性 muxes 3 C11

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