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资料编号:816158
 
资料名称:CY37032P44-125ACT
 
文件大小: 1798K
   
说明
 
介绍:
5V, 3.3V, ISRTM High-Performance CPLDs
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
ultra37000 cpld family
文档 #: 38-03007 rev. *c 页 7 的 62
Clocking
各自 i/o 和 buried macrocell 有 进入 至 四 同步的
clocks (clk0, clk1, clk2 和 clk3) 作 好 作 一个
异步的 产品 期 时钟 ptclk. 各自 输入
macrocell 有 进入 至 所有 四 同步的 clocks.
专心致志的 输入/clocks
five 管脚 在 各自 成员 的 这 ultra37000 家族 是 desig-
nated 作 输入-仅有的. 那里 是 二 类型 的 专心致志的 输入
在 ultra37000 设备: 输入 管脚 和 输入/时钟 管脚.
图示 3
illustrates 这 architecture 为 输入 管脚. 四 输入
选项 是 有 为 这 用户: combinatorial, 注册,
翻倍-注册, 或者 latched. 如果 一个 注册 或者 latched 选项
是 选择, 任何 一个 的 这 输入 clocks 能 是 选择 为
控制.
图示 4
illustrates 这 architecture 为 这 输入/时钟 管脚.
像 这 输入 管脚, 输入/时钟 管脚 能 是 combinatorial,
注册, 翻倍-注册, 或者 latched. 在 增加, 这些
管脚 喂养 这 clocking 结构 全部地 这 设备. 这
时钟 path 在 这 输入 有 用户-configurable 极性.
产品 期 clocking
在 增加 至 这 四 同步的 clocks, 这 ultra37000
家族 也 有 一个 产品 期 时钟 为 异步的
clocking. 各自 逻辑 块 有 一个 独立 产品 期
时钟 这个 是 有 至 所有 16 macrocells. 各自 产品 期
时钟 也 支持 用户 configurable 极性 选择.
定时 模型
一个 的 这 大多数 重要的 特性 的 这 ultra37000 家族 是
这 simplicity 的 它的 定时. 所有 延迟 是 worst 情况 和
系统 效能 是 unaffected 用 这 特性 使用.
图示
5
illustrates 这 真实 定时 模型 为 这 167-mhz 设备 在
高 速 模式. 为 combinatorial paths, 任何 输入 至 任何
输出 incurs 一个 6.5-ns worst-情况 延迟 regardless 的 这
数量 的 逻辑 使用. 为 同步的 系统, 这 输入 设置-
向上 时间 至 这 输出 macrocells 为 任何 输入 是 3.5 ns 和 这
时钟 至 输出 时间 是 也 4.0 ns. 这些 度量 是
为 任何 输出 和 同步的 时钟, regardless 的 这 逻辑
使用.
这 ultra37000 特性:
非 输出 延迟
非 expander 延迟
非 专心致志的 vs. i/o 管脚 延迟
非 增加 延迟 为 steering 产品 条款
非 增加 延迟 为 分享 产品 条款
非 routing 延迟
非 输出 绕过 延迟
这 简单的 定时 模型 的 这 ultra37000 家族 排除
unexpected 效能 penalties.
jtag 和 pci standards
pci 遵从
5v 运作 的 这 ultra37000 是 全部地 一致的 和 这 pci
local 总线 规格 发行 用 这 pci 特定的 interest
组. 这 3.3v 产品 满足 所有 pci (所需的)东西 除了
为 这 输出 3.3v clamp, 这个 是 在 直接 conflict 和 5v
容忍. 这 ultra37000 家族’s 简单的 和 predictable
定时 模型 确保 遵从 和 这 pci 交流 specifica-
tions 独立 的 这 设计.
图示 4. 输入/时钟 macrocell
0
1
2
3
O
C10C11
至 pim
D
Q
D
Q
D
Q
LE
输入/时钟 管脚
0
1
2
O
从 时钟
时钟 管脚
0
1
O
C12
至 时钟 mux 在
所有 输入 macrocells
至 时钟 mux
在 各自
3
0
1
时钟 极性 mux
一个 每 逻辑 块
为 各自 时钟 输入
极性 输入
逻辑 块
C8
C9
c13, c14, C15 或者 C16
O
图示 5. 定时 模型 为 cy37128
combinatorial 信号
注册 信号
d,t,l O
时钟
输入
输入
输出
输出
t
S
= 3.5 ns
t
CO
= 4.5 ns
t
PD
= 6.5 ns
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