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xc4000xla/xv 地方 可编程序的 门 arrays
6-160 ds015 (v1.3) october 18, 1999 - 产品 规格
使用 快 i/o clks
那里 是 一些 issues 有关联的 和 implementing 快
i/o clocks 用 使用 多样的 FastCLK 和 BUFGE 时钟
缓存区 为 i/o transfers 和 一个 BUFGLS 时钟 缓存区 为
内部的 逻辑.
减少 时钟 至 输出 时期
- 当 transferring 数据
从 一个 BUFGLS clocked 寄存器 至 一个 IOB 输出 寄存器
这个 是 clocked 和 一个 快 i/o 时钟, 这 总的 数量 的
时间 有 为 这 转移 是 减少.
使用 快 俘获 获得 在 IOB 输入 -
它 是 需要 至
转移 数据 captured 和 这 快 i/o 时钟 边缘 至 一个
delayed BUFGLS 时钟 没有 错误. 这 使用 的 这 快
俘获 获得 在 这 iobs 提供 这个 符合实际.
驱动 多样的 时钟 输入
- 自从 各自 FastCLK 输入
能 仅有的 reach 一个 octant 的 IOBs 它 将 通常地 是 neces-
sary 至 驱动 多样的 FastCLK 和 BUFGE 输入 焊盘 和
一个 copy 的 这 系统 时钟. Xilinx 推荐 那 sys-
tems 这个 使用 多样的 FastCLK 和 BUFGE 输入 缓存区
使用 一个 “Zero Delay” 时钟 缓存区 此类 作 这 Cypress
CY2308 至 驱动 向上 至 8 输入 管脚. 这些 设备 包含 一个
阶段 锁 循环 至 eliminate 时钟 延迟, 和 具体说明 较少
比 250ps 输出 jitter.
PCB 布局
- 这 推荐 布局 是 至 放置 这 PLL
underneath 这 FPGA 在 这 反转 一侧 的 这 pcb. 所有 8
时钟 线条 应当 是 的 equal 长度. 这个 arrangement 将
准许 所有 这 时钟 线条 至 是 较少 比 2 cm 在 长度 这个
将 一般地 eliminate 这 需要 为 时钟 末端.
Advancing 这 FPGAs 时钟 -
一个 额外的 有利因素 至
使用 一个 pll-配备 时钟 缓存区 是 那 它 能 进步 这
FPGA clocks 相关的 至 这 系统 时钟 用 包含
额外的 板 延迟 在 这 反馈 path. 大概
6 英寸 的 查出 长度 是 需要 至 延迟 这 信号
用 1 ns.
Advancing 这 FPGA’s 时钟 直接地 减少 输入 支撑
(所需的)东西 和 改进 时钟 至 输出 延迟. FPGA clocks
应当 不 是 先进的 更多 比 这 有保证的 迷你-
mum 输出 支撑 时间 (minus 任何 有关联的 时钟 jitter)
或者 这 输出 将 改变 状态 在之前 这 系统 时钟
边缘. 为 XLA 和 XV FPGAs 这 输出 支撑 时间 是
specified 作 一个 最小 时钟 至 输出 延迟 在 这 tables
在 这 各自的 家族 电的 规格 sections.
这 最大 推荐 时钟 进步 相等 这个
值 minus 任何 时钟 jitter.
Instantiating i/o elements
- 取决于 在 这 设计
环境, 它 将 是 需要 至 instantiate 这 快 i/o
elements. 它们 是 建立 在 这 libraries 作:
•
bufge (i,o)
- 这 global early 缓存区
•
bufgls (i,o)
- 这 global 低 skew 缓存区
•
buffclk (i,o)
- 这 fastclk 缓存区
•
ilffx (d, gf, ce, c, q)
- 这 快 俘获 获得
Macro
Locating i/o elements
- 它 是 需要 至 连接 这些
elements 至 一个 particular i/o 垫子 在 顺序 至 选择 这个
缓存区 或者 快 俘获 获得 将 是 使用.
Restricted 时钟 加载
- 因为 这 输入 支撑
必要条件 是 一个 函数 的 内部的 时钟 延迟, 它 将 是
需要 至 restrict 这 routing 的 BUFGE 至 IOBs along
这 顶 和 bottom 的 这 消逝 至 获得 sub-ns 时钟 延迟.
BUFGE 1
BUFGE 2
fclk 3
fclk 4
BUFGE 5
FCLK 2
fclk 1
BUFGE 6
bufgls 2
图示 2: Location 的 fastclk, BUFGE 和 BUFGLS
时钟 缓存区 在 xc4000xla/xv fpgas
BUFGE
1
BUFGE
2
BUFGE
5
BUFGE
6
FCLK1
FCLK2
FCLK3
FCLK4
PLL
时钟
缓存区
O0
O1
O2
O3
O4
O5
O6
O7
FB
Ref
XC4000XLA
XC4000XV
SysClk
图示 3: 图解 的 xc4000xla/xv fpga
连接 至 pll 时钟 缓存区 驱动 4 bufge 和
4 fastclk 时钟 缓存区.
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