Virtex
™
-e 1.8 v 地方 可编程序的 门 Arrays
R
单元 1 的 4
www.xilinx.com
ds022-1 (v2.2) 十一月 9, 2001
2 1-800-255-7778
初步的 产品 规格
virtex-e 对照的 至 virtex 设备
这 virtex-e 家族 提供 向上 至 43,200 逻辑 cells 在 设备
向上 至 30% faster 比 这 virtex 家族.
i/o 效能 是 增加 至 622 mb/s 使用 源
同步的 数据 传递 architectures 和 synchro-
nous 系统 效能 向上 至 240 mhz 使用 sin-
gled-结束 selecti/o 技术. 额外的 i/o standards
是 supported, notably lvpecl, lvds, 和 blvds, 这个
使用 二 管脚 每 信号. almost 所有 信号 管脚 能 是 使用
为 这些 新 standards.
Virtex-e 设备 有 向上 至 640 kb 的 faster (250 mhz)
块 selectram, 但是 这 单独的 rams 是 这 一样
大小 和 结构 作 在 这 virtex 家族. 它们 也 有
第八 dlls instead 的 这 四 在 virtex 设备. 各自 indi-
vidual dll 是 slightly 改进 和 easier 时钟 mirroring
和 4x 频率 multiplication.
V
CCINT
, 这 供应 电压 为 这 内部的 逻辑 和 mem-
ory, 是 1.8 v, instead 的 2.5 v 为 virtex 设备. 先进的
处理 和 0.18
m
m 设计 rules 有 resulted 在
小 dice, faster 速, 和 更小的 电源 消耗量.
i/o 管脚 是 3 v tolerant, 和 能 是 5 v tolerant 和 一个
外部 100
W
电阻. pci 5 v 是 不 supported. 和 这
增加 的 适合的 外部 电阻器, 任何 管脚 能 toler-
ate 任何 电压 desired.
banking rules 是 不同的. 和 virtex 设备, 所有 输入
缓存区 是 powered 用 v
CCINT
. 和 virtex-e 设备, 这
lvttl, lvcmos2, 和 pci 输入 缓存区 是 powered 用
这 i/o 供应 电压 v
CCO
.
这 virtex-e 家族 是 不 bitstream-兼容 和 这 vir-
tex 家族, 但是 virtex 设计 能 是 compiled 在 equiva-
lent virtex-e 设备.
这 一样 设备 在 这 一样 包装 为 这 virtex-e 和
Virtex families 是 管脚-兼容 和 一些 minor excep-
tions. 看 这 数据 薄板 引脚 部分 为 详细信息.
一般 描述
这 virtex-e fpga 家族 delivers 高-效能,
高-capacity 可编程序的 逻辑 解决方案. dramatic
增加 在 硅 效率 结果 从 optimizing 这 新
architecture 为 放置-和-route 效率 和 exploiting 一个
aggressive 6-layer metal 0.18
m
m cmos 处理. 这些
advances 制造 virtex-e fpgas powerful 和 有伸缩性的 改变-
natives 至 掩饰-编写程序 门 arrays. 这 virtex-e fam-
ily 包含 这 nine members 在Ta ble 1.
building 在 experience gained 从 virtex fpgas, 这
Virtex-e 家族 是 一个 evolutionary 步伐 向前 在 程序-
mable 逻辑 设计. 结合 一个 宽 多样性 的 程序-
mable 系统 特性, 一个 rich hierarchy 的 快, 有伸缩性的
interconnect resources, 和 先进的 处理 技术,
这 virtex-e 家族 delivers 一个 高-速 和 高-capacity
可编程序的 逻辑 解决方案 那 enhances 设计 flexibility
当 减少 时间-至-market.
Virtex-e architecture
Virtex-e 设备 特性 一个 有伸缩性的, regular architecture 那
comprises 一个 排列 的 configurable 逻辑 blocks (clbs) sur-
rounded 用 可编程序的 输入/输出 blocks (iobs), 所有
interconnected 用 一个 rich hierarchy 的 快, 多功能的 routing
表格 1:
virtex-e 地方-可编程序的 门 排列 家族 members
设备
系统
门
逻辑
门
CLB
排列
逻辑
Cells
差别的
i/o pairs
用户
i/o
BlockRAM
位
Distributed
内存 位
XCV50E 71,693 20,736 16 x 24 1,728 83 176 65,536 24,576
XCV100E 128,236 32,400 20 x 30 2,700 83 196 81,920 38,400
XCV200E 306,393 63,504 28 x 42 5,292 119 284 114,688 75,264
XCV300E 411,955 82,944 32 x 48 6,912 137 316 131,072 98,304
XCV400E 569,952 129,600 40 x 60 10,800 183 404 163,840 153,600
XCV600E 985,882 186,624 48 x 72 15,552 247 512 294,912 221,184
XCV1000E 1,569,178 331,776 64 x 96 27,648 281 660 393,216 393,216
XCV1600E 2,188,742 419,904 72 x 108 34,992 344 724 589,824 497,664
XCV2000E 2,541,952 518,400 80 x 120 43,200 344 804 655,360 614,400
XCV2600E 3,263,755 685,584 92 x 138 57,132 344 804 753,664 812,544
XCV3200E 4,074,387 876,096 104 x 156 73,008 344 804 851,968 1,038,336
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