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ds022-1 (v2.2) 十一月 9, 2001
www.xilinx.com
单元 1 的 4
初步的 产品 规格
1-800-255-7778 1
特性
• 快, 高-密度 1.8 v fpga 家族
- densities 从 58 k 至 4 m 系统 门
- 130 mhz 内部的 效能 (四 lut 水平)
- 设计 为 低-电源 运作
- pci 一致的 3.3 v, 32/64-位, 33/ 66-mhz
• 高级地 有伸缩性的 selecti/o+™ 技术
- 支持 20 高-效能 接口 standards
- 向上 至 804 singled-结束 i/os 或者 344 差别的 i/o
pairs 为 一个 aggregate 带宽 的 > 100 gb/s
• 差别的 signalling support
- lvds (622 mb/s), blvds (总线 lvds), lvpecl
- 差别的 i/o 信号 能 是 输入, 输出, 或者 i/o
- 兼容 和 标准 差别的 设备
- lvpecl 和 lvds 时钟 输入 为 300+ mhz
clocks
• 专卖的 高-效能 selectlink™
技术
- 翻倍 数据 比率 (ddr) 至 virtex-e link
- 网-为基础 hdl 一代 methodology
• sophisticated selectram+™ 记忆 hierarchy
- 1 mb 的 内部的 configurable distributed 内存
- 向上 至 832 kb 的 同步的 内部的 块 内存
- 真实 双-port™ blockram 能力
- 记忆 带宽 向上 至 1.66 tb/s (相等的
带宽 的 在 100 rambus 途径)
- 设计 为 高-效能 接口 至
外部 memories
- 200 mhz zbt* srams
- 200 mb/s ddr sdrams
- supported 用 自由 synthesizable 涉及 设计
• 高-效能 建造-在 时钟 管理 电路系统
- 第八 全部地 数字的 延迟-锁 循环 (dlls)
- digitally-synthesized 50% 职责 循环 为 翻倍
数据 比率 (ddr) 产品
- 时钟 乘以 和 分隔
- 零-延迟 转换 的 高-速 lvpecl/lvds
clocks 至 任何 i/o 标准
• 有伸缩性的 architecture balances 速 和 密度
- 专心致志的 carry 逻辑 为 高-速 arithmetic
- 专心致志的 乘法器 support
- cascade chain 为 宽-输入 函数
- abundant 寄存器/latches 和 时钟 使能, 和
双 同步的/异步的 设置 和 重置
- 内部的 3-状态 bussing
- ieee 1149.1 boundary-scan 逻辑
- 消逝-温度 传感器 二极管
• Supported 用 xilinx foundation™ 和 alliance series™
开发 系统
- 更远 compile 时间 减少 的 50%
- 互联网 team 设计 (itd) tool 完美的 为
million-加 门 密度 设计
- 宽 选择 的 pc 和 workstation platforms
• sram-为基础 在-系统 配置
- unlimited re-programmability
• 先进的 包装 选项
- 0.8 mm 碎片-规模
- 1.0 mm bga
-1.27mm bga
-hq/pq
•0.18
m
m 6-layer metal 处理
• 100% 工厂 测试
* zbt 是 一个 商标 的 整体的 设备 技术, 公司
0
virtex™-e 1.8 v
地方 可编程序的 门 Arrays
ds022-1 (v2.2) 十一月 9, 2001
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初步的 产品 规格
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