IDT70V28L
高-速 3.3v 64k x 16 双-端口 静态的 内存 工业的 和 商业的 温度 范围
6
注释:
1. 定时 取决于 在 这个 信号 是 asserted last,
OE
,
CE
,
LB
或者
UB
.
2. 定时 取决于 在 这个 信号 是 de-asserted 第一
CE
,
OE
,
LB
或者
UB
.
3. t
BDD
延迟 是 必需的 仅有的 在 具体情况 在哪里 这 opposite 端口 是 完成 一个 写 运作 至 这 一样 地址 location. 为 同时发生的 读 行动
BUSY
有 非
relation 至 有效的 输出 数据.
4. 开始 的 有效的 数据 取决于 在 这个 定时 变为 有效的 last t
AOE
, t
ACE
, t
AA
或者 t
BDD
.
5.
SEM
= v
IH
.
6. 谈及 至 真实 表格 i - 碎片 使能.
CE
(6)
4849 drw 06
t
PU
I
CC
I
SB
t
PD
50% 50%
.
t
RC
r/
W
CE
地址
t
AA
OE
UB
,
LB
4849 drw 05
(4)
t
ACE
(4)
t
AOE
(4)
t
ABE
(4)
(1)
t
LZ
t
OH
(2)
t
HZ
(3,4)
t
BDD
数据
输出
BUSY
输出
有效的 数据
(4)
(6)
图示 1. 交流 输出 加载
Input pulseLevels
Input 上升/下降 时间
Input timingReference levels
输出 referenceLevels
Output load
地 至3.0V
3ns 最大值
1.5v
1.5v
Figures 1 和 2
4849 tbl 11
4849 drw 04
590
Ω
30pF
435
Ω
3.3v
数据
输出
BUSY
INT
590
Ω
5pF*
435
Ω
3.3v
数据
输出
4849 drw 03
图示 2. 输出 测试 加载
(为 t
LZ
, t
HZ
, t
WZ
, t
OW
)
* 包含 scope 和 jig.
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