CY7C68001
为
为
文档 #: 38-08013 rev. *e 页 6 的 42
这
SX2
accepts 也 一个 内部 获得 时钟 (30 或者 48
mhz) 或者 externally 有提供的 时钟 (ifclk, 5-50 mhz), 和
slrd, slwr, sloe, pktend, cs#, fifoadr[2:0] 信号
从 一个 外部 主控. 这 接口 能 是 选择 为 8-
或者 16- 位 运作 用 一个 内部的 配置 位, 和 一个
输出 使能 信号 sloe 使能 这 数据 总线 驱动器 的 这
选择 宽度. 这 外部 主控 必须 确保 那 这
输出 使能 信号 是 inactive 当 writing 数据 至 这
SX2
.
这 接口 能 运作 也 asynchronously 在哪里 这
slrd 和 slwr 信号 act 直接地 作 strobes, 或者 synchro-
nously 在哪里 这 slrd 和 slwr act 作 时钟 qualifiers. 这
optional cs# 信号 将 tristate 这 数据 总线 和 ignore slrd,
slwr, pktend.
这 外部 主控 读 从 输出 endpoints 和 写 至
在 endpoints, 和 读 从 或者 写 至 这 command
接口.
3.7.2.2 读: sloe 和 slrd
在 同步的 模式, 这 先进先出 pointer 是 incremented 在
各自 rising 边缘 的 ifclk 当 slrd 是 asserted. 在
异步的 模式, 这 先进先出 pointer 是 incremented 在 各自
asserted-至-deasserted 转变 的 slrd.
sloe 是 一个 数据 总线 驱动器 使能. 当 sloe 是 asserted, 这
数据 总线 是 驱动 用 这
SX2
.
3.7.2.3 写: slwr
在 同步的 模式, 数据 在 这 fd 总线 是 写 至 这
先进先出 (和 这 先进先出 pointer 是 incremented) 在 各自 rising
边缘 的 ifclk 当 slwr 是 asserted. 在 异步的
模式, 数据 在 这 fd 总线 是 写 至 这 先进先出 (和 这 先进先出
pointer 是 incremented) 在 各自 asserted-至-deasserted
转变 的 slwr.
3.7.2.4 PKTEND
pktend commits 这 电流 缓存区 至 usb. 至 send 一个 短的
在 小包装板盒 (一个 这个 有 不 被 filled 至 最大值 小包装板盒 大小
决定 用 这 值 的 pl[x:0] 在 epxpktlenh/l), 这
外部 主控 strobes 这 pktend 管脚.
所有 这些 接口 信号 有 一个 default 极性 的 低. 在
顺序 至 改变 这 极性 的 pktend 管脚, 这 主控 将
写 至 这 polar 寄存器 anytime. 在 顺序 至 转变 这
极性 的 这 slwr/slrd/sloe, 这 主控 必须 设置 这
适合的 位 2, 3 和 4 各自 在 这 fifopinpolar
寄存器 located 在 xdata 空间 0xe609. 请 便条 那 这
SX2
powers 向上 和 这 polarities 设置 至 低. 部分 7.3
提供 更远 信息 在 如何 至 进入 这个 寄存器
located 在 xdata 空间.
3.7.3 IFCLK
这 ifclk 管脚 能 是 配置 至 是 也 一个 输入 (default)
或者 一个 输出 接口 时钟. 位 ifconfig[7:4] 定义 这
行为 的 这 接口 时钟. 至 使用 这
SX2
’s 内部-
获得 30- 或者 48-mhz 时钟, 设置 ifconfig.7 至 1 和 设置
ifconfig.6 至 0 (30 mhz) 或者 至 1 (48 mhz). 至 使用 一个 exter-
nally 有提供的 时钟, 设置 ifconfig.7=0 和 驱动 这 ifclk
管脚 (5 mhz – 50 mhz). 这 输入 或者 输出 ifclk 信号 能
是 inverted 用 设置 ifconfig.4=1.
3.7.4 先进先出 进入
一个 外部 主控 能 进入 这 从动装置 fifos 也
asynchronously 或者 synchronously:
• asynchronous–slrd, slwr, 和 pktend 管脚 是
strobes.
• synchronous–slrd, slwr, 和 pktend 管脚 是 en-
ables 为 这 ifclk 时钟 管脚.
一个 外部 主控 accesses 这 fifos 通过 这 数据 总线,
fd [15:0]. 这个 总线 能 是 也 8- 或者 16-位 宽; 这 宽度
是 选择 通过 这 wordwide 位 在 这 epxpktlenh/l
寄存器. 这 数据 总线 是 双向的, 和 它的 输出 驱动器
控制 用 这 sloe 管脚. 这 fifoadr[2:0] 管脚 选择
这个 的 这 四 fifos 是 连接 至 这 fd [15:0] 总线, 或者
如果 这 command 接口 是 选择.
3.7.5 先进先出 标记 管脚 配置
这 先进先出 flags 是 flaga, flagb, flagc, 和 flagd.
这些 flagx 管脚 report 这 状态 的 这 先进先出 选择 用
这 fifoadr[2:0] 管脚. 在 重置, 这些 管脚 是 配置 至
report 这 状态 的 这 下列的:
• flaga reports 这 状态 的 这 可编程序的 标记.
• flagb reports 这 状态 的 这 全部 标记.
• flagc reports 这 状态 的 这 empty 标记.
• flagd defaults 至 这 cs# 函数.
这 先进先出 flags 能 也 是 indexed 或者 fixed. fixed flags
report 这 状态 的 一个 particular 先进先出 regardless 的 这 值
在 这 fifoadr [2:0] 管脚. indexed flags report 这 状态 的
这 先进先出 选择 用 这 fifoadr [2:0]pins.
[4]
3.7.6 default 先进先出 可编程序的 标记 设置-向上
用 default, flaga 是 这 可编程序的 标记 (pf) 为 这
endpoint 正在 pointed 至 用 这 fifoadr[2:0] 管脚. 为 ep2
和 ep4, 这 default endpoint 配置 是 大(量), 输出,
512, 2x, 和 这 pf 管脚 asserts 当 这 全部 先进先出 有
更好 比/equal 至 512 字节. 为 ep6 和 ep8, 这 default
endpoint 配置 是 大(量), 在, 512, 2x, 和 这 pf 管脚
asserts 当 这 全部 先进先出 有 较少 比/equal 至 512 字节.
在 其它 words, ep6/8 report 一个 half-empty 状态, 和 ep2/4
report 一个 half-全部 状态. 这 极性 的 这 可编程序的 标记
是 设置 至 起作用的 低 和 不能 是 改变.
3.7.7 先进先出 可编程序的 标记 (pf) 设置-向上
各自 先进先出’s 可编程序的-水平的 标记 (pf) asserts 当 这
先进先出 reaches 一个 用户-定义 fullness 门槛. 那
门槛 是 配置 作 跟随:
1. 为 输出 packets: 这 门槛 是 贮存 在 pfc12:0. 这
pf 是 asserted 当 这 号码 的 字节
在 这 全部 先进先出
是 较少 比/equal 至 (decis = 0) 或者 更好 比/equal 至
(decis = 1) 这 门槛.
2. 为 在 packets, 和 pktstat = 1: 这 门槛 是 贮存
在 pfc9:0. 这 pf 是 asserted 当 这 号码 的 字节
写 在
这 电流 小包装板盒 在 这 先进先出
是 较少 比/equal
至 (decis = 0) 或者 更好 比/equal 至 (decis = 1) 这
门槛.
3. 为 在 packets, 和 pktstat = 0: 这 门槛 是 贮存
在 二 部分: pkts2:0 holds 这 号码 的 committed 包装-
ets, 和 pfc9:0 holds 这 号码 的 字节 在 这 电流
小包装板盒. 这 pf 是 asserted 当 这 先进先出 是 在 或者 较少 全部
比 (decis = 0), 或者 在 或者 更多 全部 比 (decis = 1), 这
门槛.
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