MC14490
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theory 的 运作
这 mc14490 十六进制 联系 bounce eliminator 是
basically 一个 数字的 积分器. 这 电路 能 合并 两个都
向上 和 向下. 这个 使能 这 电路 至 eliminate bounce 在
两个都 这 leading 和 trailing edges 的 这 信号, 显示 在 这
定时 图解 的 图示 3.
各自 的 这 六 bounce eliminators 是 composed 的 一个
4–1/2–bit 寄存器 (这 积分器) 和 逻辑 至 对比 这
输入 和 这 内容 的 这 变换 寄存器, 作 显示 在
图示4. 这 变换 寄存器 需要 一个 序列 的 定时 脉冲
在 顺序 至 变换 这 输入 信号 在 各自 变换 寄存器
location. 这些 定时 脉冲 (这 时钟 信号) 是
represented 在 这 upper 波形 的 图示 3. 各自 的 这
六 bounce eliminator 电路 有 一个 内部的 电阻 作
显示 在 图示 4. 一个 pullup 电阻 是 组成公司的 相当
比 一个 pulldown 电阻 在 顺序 至 执行 切换
地面 输入 信号, 此类 作 那些 coming 从 接转
联系 和 推 buttons. 用 切换 地面, 相当 比
一个 电源 供应 含铅的, 系统 faults (此类 作 shorts 至 地面
在 这 信号 输入 leads) 将 不 导致 过度的 电流
在 这 线路 和 联系. 信号 含铅的 shorts 至 地面 是
更 更多 probable 比 shorts 至 一个 电源 供应 含铅的.
当 这 接转 联系 是 关闭, (看 图示 4) 这 低
水平的 是 inverted, 和 这 变换 寄存器 是 承载 和 一个 高
在 各自 积极的 边缘 的 这 时钟 信号. 至 understand 这
运作, 我们 假设 所有 位 的 这 变换 寄存器 是 承载
和 lows 和 这 输出 是 在 一个 高 水平的.
在 时钟 边缘 1 (图示 3) 这 输入 有 gone 低 和 一个
高 有 被 承载 在 这 第一 位 或者 存储 location 的
这 变换 寄存器. just 之后 这 积极的 边缘 的 时钟 1, 这
输入 信号 有 bounced 后面的 至 一个 高. 这个 导致 这 变换
寄存器 至 是 重置 至 lows 在 所有 四 位 — 因此 开始 这
定时 sequence 在 又一次.
在 时钟 edges 3 至 6 这 输入 信号 有 stayed 低.
因此, 一个 高 有 被 shifted 在 所有 四 变换 寄存器 位
和, 作 显示, 这 输出 变得 低 在 这 积极的 边缘
的 时钟 脉冲波 6.
它 应当 是 指出 那 那里 是 一个 3–1/2 至 4–1/2 时钟
时期 延迟 在 这 clean 输入 信号 和 输出
信号. 在 这个 例子 那里 是 一个 延迟 的 3.8 时钟 时期
从 这 beginning 的 这 clean 输入 信号.
之后 一些 时间 时期 的 n 时钟 时期, 这 联系 是
opened 和 在 n+1 一个 低 是 承载 在 这 第一 位. just 之后
N+1, 当 这 输入 bounces 低, 所有 位 是 设置 至 一个 高.
在 n+2 nothing 发生 因为 这 输入 和 输出 是
低 和 所有 位 的 这 变换 寄存器 是 高. 在 时间 n+3
和 thereafter 这 输入 信号 是 一个 高, clean 信号. 在 这
积极的 边缘 的 n+6 这 输出 变得 高 作 一个 结果 的 四
lows 正在 shifted 在 这 变换 寄存器.
假设 这 输入 信号 是 长 足够的 至 是 clocked
通过 这 bounce eliminator, 这 输出 信号 将 是 非
变长 或者 shorter 比 这 clean 输入 信号 加 或者 minus
一个 时钟 时期.
这 数量 的 时间 扭曲量 在 这 输入 和
输出 信号 是 一个 函数 的 这 区别 在 bounce
特性 在 这 edges 的 这 输入 信号 和 这 时钟
频率. 自从 大多数 接转 联系 有 更多 bounce
当 制造 作 对照的 至 breaking, 这 整体的 延迟,
counting bounce 时期, 将 是 更好 在 这 leading 边缘
的 这 输入 信号 比 在 这 trailing 边缘. 因此, 这 输出
信号 将 是 shorter 比 这 输入 信号 — 如果 这 leading
边缘 bounce 是 包含 在 这 整体的 定时 计算.
这 仅有的 必要条件 在 这 时钟 频率 在 顺序 至
获得 一个 bounce 自由 输出 信号 是 那 四 时钟 时期
做 不 出现 当 这 输入 信号 是 在 一个 false 状态.
referring 至 图示 3, 一个 false 状态 是 seen 至 出现 三 时间
在 这 beginning 的 这 输入 信号. 这 输入 信号 变得
低 三 时间 在之前 它 最终 settles 向下 至 一个 有效的 低
状态. 这 第一 三 低 脉冲 是 涉及 至 作 false states.
如果 这 用户 有 一个 有 时钟 信号 的 这 恰当的
频率, 它 将 是 使用 用 连接 它 至 这 振荡器
输入 (管脚 7). 不管怎样, 如果 一个 外部 时钟 是 不 有
这 用户 能 放置 一个 小 电容 横过 这 振荡器
输入 和 输出 管脚 在 顺序 至 开始 向上 一个 内部的 时钟
源 (作 显示 在 图示 4). 这 时钟 信号 在 这
振荡器 输出 管脚 将 然后 是 使用 至 时钟 其它
mc14490 bounce eliminator 包装. 和 这 使用 的 这
mc14490, 一个 大 号码 的 信号 能 是 cleaned 向上, 和
这 必要条件 的 仅有的 一个 小 电容 外部 至 这
十六进制 bounce eliminator 包装.
图示 3. 定时 图解
OSC
在
或者 osc
输出
输入
输出
联系
打开
联系
BOUNCING
联系 关闭
(有效的 真实 信号)
联系
BOUNCING
联系 打开
n + 7n + 5n + 3n + 1654321
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