ad1878/ad1879
rev. 0–12–
delayed 从 一个 主控 时钟 输入 (时钟) rising 边缘 用
t
DLYCK
作 显示 在 图示 15. 这 msb 的 这 数据 输出
将 是 delayed 从 一个 下落 边缘 的 主控 时钟 (时钟) 用
t
dlyd,msb
. subsequent 位 的 这 数据 输出 在 contrast 将
是 delayed 从 一个 rising 边缘 的 主控 时钟 (时钟) 用
t
DLYD
. (这 msb 是 有效的 一个-half 时钟 时期 较少 比 这
subsequent 位.)
为 主控 模式 和 文字 时钟 (wck) 输入, 位 时钟
(bck) 和 left/ 正确的 时钟 (l
R
ck) 将 是 delayed 从 一个
主控 时钟 输入 (时钟) rising 边缘 用 t
DLYCK
作 显示 在
图示 16, 这 一样 延迟 作 和 文字 时钟 输出 模式.
这 文字 时钟 (wck) 输入, 不管怎样, now 有 一个 建制 时间
必要条件, t
WSET
, 至 这 rising 边缘 的 主控 时钟 (时钟
在 “w”) 和 一个 相应的 支撑 时间, t
WHLD
, 从 这 rising
的 这 第三 rising 边缘 的 时钟 (w+3) 之后 这 建制 边缘.
看 图示 16. 作 在 这 主控 mode—word 时钟 输出
情况, 这 msb 的 这 数据 输出 将 是 delayed 从 一个 下降-
ing 边缘 的 主控 时钟 (时钟) 用 t
dlyd,msb
. subsequent
位 的 这 数据 输出 在 contrast 将 是 delayed 从 一个 ris-
ing 边缘 的 主控 时钟 (时钟) 用 t
DLYD
.
为 从动装置 模式, 位 时钟 (bck) 和 left/正确的 时钟 (l
R
ck)
将 是输入 和 建制 时间, t
设置
, 和 支撑 时间 t
HLD
,
(所需的)东西 至 这 下落 edges 的 时钟 作 显示 在 图-
ure 17. 便条 那 两个都 edges 的 bck 和 的 l
R
ck 有 建制
和 支撑 时间 (所需的)东西. 便条 也 那 l
R
ck 是 建制 至
这 下降ing 边缘 的 这 “l” 时钟, coincident 和 这 时钟
边缘 至 这个 一个 下落 边缘 的 bck 是 建制 (b+3). l
R
CK’s
支撑 时间 (所需的)东西 是 相关的 至 这 下落 边缘 的 这
“l + 31” 时钟 边缘.
也 有 和 这 ad1878/ad1879 是 一个 32-位 框架 模式
在哪里 这 1879’s 18-位 输出 是 truncated 至 16-位 words 和
为 两个都 部分 这 输出 packed “tightly” 在 二 16-位 地方
在 这 32-位 框架 作 显示 在 图示 13. 便条 那 这 位
时钟 (bck) 和 数据 传递 (数据) 是 运行 在
一个-half 这 比率 作 它们 将 在 这 64-位 框架 模式. 这
distinction 在 主控 和 从动装置 模式 安静的 holds 在 这
32-位 框架 模式, though 这 文字 时钟 (wck) 变为 ir-
相关的. 如果 “32-位 主控 模式 和 文字 时钟 输出 hi” 是
选择, 这 文字 时钟 (wck) 将 停留 在 一个 常量 hi 状态.
如果 “32-位 主控 模式 和 文字 时钟 ignored” 是 选择,
这 文字 时钟 管脚 (wck) 将 是 三-陈述 和 任何 输入 至
它 是 ignored 作 meaningless. (不管怎样, 此类 一个 输入 应当 是
系 止 至 hi 或者 lo 和 不 left 至 float.)
在 两个都 32-位 主控 模式, 这 left/正确的 时钟 (l
R
ck) 将 是
一个 输出, 表明 这 区别 在 这 left 文字/地方
和 正确的 文字/地方. 在 32-位 从动装置 模式, 这 left/正确的 时钟
(l
R
ck) 是 一个 输入.
定时 参数
这 ad1878/ad1879 使用 它的 主控 时钟, 时钟 至 resyn-
chronize 所有 输入 和 输出. 这 discussion 在之上 presumed
那 大多数 定时 参数 是 相关的 至 这 位 时钟, bck.
这个 是 大概 真实 和 提供 一个 精确 模型 的
这 sequence 的 定时 events. 不管怎样, 至 是 更多 准确的, 我们
有 至 具体说明 所有 建制 和 支撑 时间 相关的 至 时钟.
这些 是 illustrated 在 计算数量 15, 16, 和 17.
为 主控 模式 和 文字 时钟 (wck) 输出, 位 时钟
(bck), left/正确的 时钟 (l
R
ck), 和 文字 时钟 (wck) 将 是
t
RSET
时钟 输入
重置
t
RHLD
t
RPLS
最小值 4 clks
为 synch
最小值 1 clk
最大值 2 clks
为 synch
最小值 4 clks
为 synch
1
2
3 4 126
127 128
lrck 输出
bck 输出
图示 14. ad1878/ad1879
重置
时钟 定时 为 同步 主控 模式 wck 输出
数据 输出
bck 输出 (64•f
S
)
时钟 输入
lrck &放大; wck 输出
t
dlyd,msb
PREVIOUS 新
MSB MSB–2
14 151 16
MSB–1
17
t
DLYD
t
DLYD
t
DLYCK
t
DLYCK
t
DLYCK
t
DLYCK
ZEROS
图示 15. ad1878/ad1879 主控 模式 时钟 定时: wck 输出
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