rev. 0
AD1958
–7–
CLATCH
CCLK
CDATA
D0
D15 D14
图示 1. format 的 spi 信号
LRCLK
BCLK
SDATA
left 频道
正确的 频道
MSB
MSB
MSB
MSB
MSB
MSB
LSB
LSB
LSB
LSBLSB
MSB
MSB
LSB
LSB
left-justified mode—16 至 24 位 每 频道
1
2
s mode—16 至 24 位 每 频道
正确的-justified mode—select 号码 的 位 每 频道
dsp mode—16 至 24 位 每 频道
1/f
S
注释
1. dsp 模式 做 不 identify 频道.
2. lrclk 正常情况下 运作 在 f
S
除了 为 dsp 模式 这个 是 2
f
S
.
3. bclk 频率 是 正常情况下 64
lrclk 但是 将 是 运作 在 burst 模式.
LRCLK
BCLK
SDATA
LRCLK
BCLK
SDATA
LRCLK
BCLK
SDATA
left 频道
正确的 频道
left 频道
正确的 频道
LSB
图示 2. 立体的 串行 模式
这 spi 控制 端口 是 一个 3-线 串行 控制 端口. 这 format
是 类似的 至 这 motorola spi format 除了 这 输入 数据 文字
是 16 位 宽. 最大值 串行 位 时钟 频率 是 8 mhz 和
将 是 完全地 异步的 至 这 pll 系统 或者 这
dac. 图示 1 显示 这 format 的 这 spi 信号. 便条 那
这 cclk 能 是 gated 或者 持续的,
CLATCH
应当 是
低 在 这 16 起作用的 clocks.
电源 供应 和 电压 涉及
这 ad1958 是 设计 为 five-volt 供应. 独立的 电源
供应 管脚 是 提供 为 这 相似物, 数字的, 和 pll 秒-
tions.
这些 管脚 应当 是 绕过 和 100 nf 陶瓷的
碎片电容, 作 关闭 至 这 管脚 作 可能, 至 降低
噪音. 一个 大(量) 铝 electrolytic 电容 的 在 least 22
µ
F
应当 也 是 提供 在 这 一样 pc 板. 为 最好的 perfor-
mance 它 是 推荐 那 这 相似物 供应 是 独立的
从 这 数字的 和 pll 供应. 它 是 推荐 那 所有
供应 是 分开的 用 ferrite beads 在 序列 和 各自 供应. 它
是 预期的 那 这 数字的 和 pll sections 将 是 run 从 一个
一般 供应 但是 分开的 从 一个 另一. 它 是 重要的
那 这 相似物 供应 是 作 clean 作 可能.
这 内部的 电压 涉及 是 brought 输出 在 管脚 21 (filtr)
和 应当 是 绕过 作 关闭 作 可能 至 这 碎片 和 一个
并行的 结合体 的 10
µ
f 和 100 nf. 这 涉及 volt-
age 将 是 使用 至 偏差 外部 运算 放大器 至 这 一般模式
电压 的 这 相似物 输出 信号 管脚. 这 电流 描绘
从 这 filtr 管脚 应当 是 限制 至 较少 比 50
µ
一个.
串行 数据 ports—data format
这 dac 串行 数据 输入 模式 defaults 至 i
2
s. 用 changing
位 4 和 5 在 这 dac 控制 寄存器, 这 模式 能 是
changed 至 rj, dsp, 或者 lj. 这 文字 宽度 defaults 至 24 位
但是 能 是 changed 用 程序编制 位 8 和 9 在 这 dac
控制 寄存器.
图示 2 显示 这 串行 模式 formats.
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