AD7233
rev. 一个
–4–
管脚 函数 描述
管脚 Mnemonic 描述
1V
DD
积极的 供应 (+12 v 至 +15 v).
2 SCLK 串行 时钟, 逻辑 输入. 数据 是 clocked 在 这 输入 寄存器 在 各自 下落 sclk 边缘.
3 SDIN 串行 数据 在, 逻辑 输入. 这 16-位 串行 数据 文字 是 应用 至 这个 输入.
4
同步
数据 同步 脉冲波, 逻辑 输入. 带去 这个 输入 低 initializes 这 内部的 逻辑 在
readiness 为 一个 新 数据 文字.
5
LDAC
加载 dac, 逻辑 输入. updates 这 dac 输出. 这 dac 输出 是 updated 在 这 下落 边缘 的
这个 信号, 或者 alternatively 如果 这个 线条 在 permanently 低, 一个 自动 更新 模式 是 选择 凭此
这 dac 是 updated 在 这 16th 下落 sclk 脉冲波.
6 地 地面 管脚 = 0 v.
7V
输出
相似物 输出 电压. 这个 是 这 缓冲 dac 输出 电压 (–5 v 至 +5 v).
8V
SS
负的 供应 (–12 v 至 –15 v).
数字的 接口
这 ad7233 包含 一个 输入 串行 至 并行的 变换 寄存器
和 一个 dac 获得. 一个 simplified 图解 的 这 输入 加载 cir-
cuitry 是 显示 在 图示 2. 串行 数据 在 这 sdin 输入 是
承载 至 这 输入 寄存器 下面 控制 的
同步
和 sclk.
当 一个 完全 文字 是 使保持 在 这 变换 寄存器 它 将 然后 是
承载 在 这 dac 获得 下面 控制 的
LDAC
. 仅有的 这
数据 在 这 dac 获得 确定 这 相似物 输出 在 这
ad7233.
一个 低
同步
输入 提供 这 框架 同步 信号
这个 tells 这 ad7233 那 有效的 串行 数据 在 这 sdin 输入
将 是 有 为 这 next 16 下落 edges 的 sclk. 一个 inter-
nal 计数器/解码器 电路 提供 一个 低 gating 信号 所以 那
仅有的 16 数据 位 是 clocked 在 这 输入 变换 寄存器. 之后
16 sclk 脉冲 这 内部的 gating 信号 变得 inactive (高)
因此 locking 输出 任何 更远 时钟 脉冲. 因此, 也 一个
持续的 时钟 或者 一个 burst 时钟 源 将 是 使用 至 时钟 在
这 数据.
这
同步
输入 应当 是 带去 高 之后 这 完全 16-位
文字 是 承载 在.
虽然 16 位 的 数据 是 clocked 在 这 输入 寄存器, 仅有的
这 latter 12 位 得到 transferred 在 这 dac 获得. 这 第一 4
位 在 这 16-位 stream 是 don’t cares 自从 它们的 值 做
不 影响 这 dac 获得 数据. 因此 这 数据 format 是 4
don’t cares followed 用 这 12-位 数据 文字 和 这 lsb 作 这
last 位 在 这 串行 stream.
电路 信息
d/一个 部分
这 ad7233 包含 一个 12-位 电压-模式 d/一个 转换器
consisting 的 高级地 稳固的 薄的-影片 电阻器 和 高 速
nmos 单独的-柱子, 翻倍-throw switches.
运算 放大 部分
这 输出 的 这 电压-模式 d/一个 转换器 是 缓冲 用 一个
同相 cmos 放大器. 这 缓存区 放大器 是 有能力
的 developing
±
5 v 横过 一个 2 k
Ω
加载 至 地.
2R
R
2R
RR
2R
2R
V
输出
地
2R
2R
2R
DB0 DB1 DB9 DB10
DB11
2R
RR
内部的
涉及
5V
图示 1. simplified d/一个 转换器
V
输出
LDAC
2
3
4 5
6
7
8
AD7233
顶 视图
(不 至 规模)
地SDIN
SCLK
V
SS
V
DD
同步
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