AD7233
rev. 一个
–5–
那里 是 二 方法 在 这个 这 dac 获得 和 hence 这 ana-
log 输出 将 是 updated. 这 状态 的 这
LDAC
输入 是
examined 之后
同步
是 带去 低. 取决于 在 它的 状态, 一个
的 二 更新 模式 是 选择.
如果
LDAC
= 0 然后 这 自动 更新 模式 是 选择. 在
这个 模式 这 dac 获得 和 相似物 输出 是 updated 自动-
matically 当 这 last 位 在 这 串行 数据 stream 是 clocked 在.
这 更新 因此 takes 放置 在 这 sixteenth 下落 sclk 边缘.
如果
LDAC
= 1 然后 这 自动 更新 是 无能 和 这
dac 获得 是 updated 用 带去
LDAC
低 任何 时间 之后 这
16-位 数据 转移 是 完全. 这 更新 now occurs 在 这
下落 边缘 的
LDAC
. 这个 facility 是 有用的 为 同时发生的
更新 在 multi-dac 系统. 便条 那 这
LDAC
输入 必须
是 带去 后面的 高 又一次 在之前 这 next 数据 转移 是 initiated.
重置
SCLK
–16
计数器/
解码器
GATING
信号
GATED
SCLK
SDIN
输入 变换 寄存器 (16 位)
dac 获得 (12 位)
同步
LDAC
自动-更新
电路系统
图示 2. simplified 加载 结构
SCLK
SDIN
t
4
t
1
t
3
t
2
t
5
DB15
don't 小心
DB0
LSB
同步
LDAC
DB11
MSB
DB14
don't 小心
DB13
don't 小心
DB12
don't 小心
t
6
t
7
t
8
≈
DB1
≈
≈
≈
≈
图示 3. 定时 图解
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