AD669
rev. 一个
–8–
输出 安排好 和 glitch
这 ad669’s 输出 缓存区 放大器 典型地 settles 至 在里面
0.0008% fs (l/2 lsb) 的 它的 最终 值 在 8
µ
s 为 一个 全部-规模
步伐. 计算数量 7a 和 7b 显示 安排好 为 一个 全部-规模 和 一个 lsb
步伐, 各自, 和 一个 2 k
Ω
, 1000 pf 加载 应用. 这 guar-
anteed 最大 安排好 时间 在 +25
°
c 为 一个 全部-规模 步伐 是
13
µ
s 和 这个 加载. 这 典型 安排好 时间 为 一个 1 lsb 步伐 是
2.5
µ
s.
这 数字的-至-相似物 glitch impulse 是 指定 作 15 nv-s typi-
cal. 图示 7c 显示 这 典型 glitch impulse 典型的 在
这 代号 011 . . . 111 至 100 . . . 000 转变 当 加载
这 第二 分级 寄存器 从 这 第一 分级 寄存器.
20
–10
0
0
+10
10
600
400
200
0
–200
–400
–600
伏特
µ
s
µ
V
一个. –10 v 至 +10 v 全部-规模 步伐 安排好
50
0
600
400
200
–200
–400
–600
µ
s
µ
V
1
234
b. lsb 步伐 安排好
50
0
+10
–10
µ
s
mV
1
234
c. d-至-一个 glitch impulse
图示 7. 输出 特性
数字的 电路 详细信息
这 总线 接口 逻辑 的 这 ad669 组成 的 二 indepen-
dently addressable 寄存器 在 二 ranks. 这 第一 分级 组成
的 一个 16-位 寄存器 这个 是 承载 直接地 从 一个 16-位 微观的-
处理器 总线. once 这 16-位 数据 文字 有 被 承载 在 这
第一 分级, 它 能 是 承载 在 这 16-位 寄存器 的 这 第二
分级. 这个 翻倍-缓冲 organization 避免 这 一代 的
spurious 相似物 输出 值.
这 第一 分级 获得 是 控制 用
CS
和
L1
. 两个都 的 这些
输入 是 起作用的 低 和 是 水平的-triggered. 这个 意思 那
数据 呈现 在 这 时间 当 两个都
CS
和
L1
是 低 将
enter 这 获得. 当 也 一个 的 这些 信号 returns 高,
这 数据 是 latched.
这 第二 分级 获得 是 控制 用 ldac. 这个 输入 是 交流-
tive 高 和 是 也 水平的-triggered. 数据 那 是 呈现 当
ldac 是 高 将 enter 这 获得, 和 hence 这 dac 将
改变 状态. 当 这个 管脚 returns 低, 这 数据 是 latched 在
这 dac.
便条 那 ldac 是 不 gated 和
CS
或者 任何 其它 控制 sig-
nal. 这个 制造 它 可能 至 同时发生地 更新 所有 的 这
ad669’s 呈现 在 一个 multi-dac 系统 用 tying 这 ldac
管脚 一起. 之后 这 第一 分级 寄存器 的 各自 dac 有 被
individually 承载 和 latched, 这 第二 分级 寄存器 是
然后 brought 高 一起, updating 所有 的 这 dacs 在 这
一样 时间. 至 减少 位 skew, 它 是 建议的 至 leave 100 ns
在 这 第一 分级 加载 和 这 第二 分级 加载.
这 第一 分级 获得 和 第二 分级 获得 能 是 使用 一起
在 一个 主控-从动装置 或者 边缘-triggered 配置. 这个 模式 的
运作 occurs 当 ldac 和
CS
是 系 一起 和
L1
系 至 地面. rising edges 在 这 ldac-
CS
一双 将 更新
这 dac 和 这 数据 提交 preceding 这 边缘. 这 tim-
ing 图解 为 运作 在 这个 模式 能 是 seen 在 图示 lb.
便条, 不管怎样, 那 这 总 的 t
低
和 t
高
必须 是 长
足够的 至 准许 这 dac 输出 至 settle 至 它的 新 值.
表格 i. ad669 真实 表格
CS L1
LDAC 运作
0 0 X 第一 分级 使能
X 1 X 第一 分级 latched
1 X X 第一 分级 latched
X X 1 第二 分级 使能
X X 0 第二 分级 latched
0 0 1 所有 latches transparent
“x” = don’t 小心
它 是 可能 至 制造 这 第二 分级 寄存器 transparent 用 ty-
ing 管脚 23 高. 任何 数据 appearing 在 这 第一 分级 寄存器 将
然后 呈现 在 这 输出 的 这 dac. 它 应当 是 指出, 如何-
总是, 那 这 deskewing 提供 用 这 第二 分级 获得 是
然后 defeated, 和 glitch impulse 将 增加. 如果 它 是 desired 至
制造 两个都 寄存器 transparent, 这个 能 是 完毕 用 tying 管脚
5 和 6 低 和 管脚 23 高. 表格 i 显示 这 真实 表格 为
这 ad669, 当 这 定时 图解 是 建立 在 图示 1.
输入 编码
这 ad669 使用 积极的-真实 二进制的 输入 编码. 逻辑 “1” 是
represented 用 一个 输入 电压 更好 比 2.0 v, 和 逻辑
“0” 是 定义 作 一个 输入 电压 较少 比 0.8 v.
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