ultra37000™ cpld 家族
ultra37000: 12月 13, 1996
修订: march 15, 2001
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architecture overview 的 ultra37000 家族
可编程序的 interconnect 矩阵变换
这 可编程序的 interconnect 矩阵变换 (pim) 组成 的 一个
完全地 global routing 矩阵变换 为 信号 从 i/o 管脚 和
feedbacks 从 这 逻辑 blocks. 这 pim 提供 极其
强健的 interconnection 至 避免 fitting 和 密度 限制.
这 输入 至 这 pim 组成 的 所有 i/o 和 专心致志的 输入 管脚
和 所有 macrocell feedbacks 从 在里面 这 逻辑 blocks. 这
号码 的 pim 输入 增加 和 管脚 计数 和 这 号码
的 逻辑 blocks. 这 输出 从 这 pim 是 信号 routed 至
这 适合的 逻辑 blocks. 各自 逻辑 块 receives 36 在-
puts 从 这 pim 和 它们的 complements, 准许 为 32-位
行动 至 是 执行 在 一个 单独的 通过 通过 这
设备. 这 宽 号码 的 输入 至 这 逻辑 块 也 im-
proves 这 routing capacity 的 这 ultra37000 家族.
一个 important 特性 的 这 pim 是 它的 简单的 定时. 这 prop-
agation 延迟 通过 这 pim 是 accounted 为 在 这 定时
规格 为 各自 设备. 那里 是 非 额外的 延迟 为
traveling 通过 这 pim. 在 事实, 所有 输入 travel 通过 这
pim. 作 一个 结果, 那里 是 非 route-依赖 定时 param-
eters 在 这 ultra37000 设备. 这 worst-情况 pim 延迟
是 组成公司的 在 所有 适合的 ultra37000 规格.
routing 信号 通过 这 pim 是 完全地 invisible 至 这
用户. 所有 routing 是 accomplished 用 software—no hand routing
是 需要.
Warp
™ 和 第三-群 开发 包装
automatically route 设计 为 这 ultra37000 家族 在 一个 mat-
ter 的 分钟. 最终, 这 rich routing resources 的 这
ultra37000 家族 accommodate last 分钟 逻辑 改变
当 维持 fixed 管脚 assignments.
逻辑 块
这 逻辑 块 是 这 基本 building 块 的 这 ultra37000
architecture. 它 组成 的 一个 产品 期 排列, 一个 intelligent
产品-期 allocator, 16 macrocells, 和 一个 号码 的 i/o
cells. 这 号码 的 i/o cells varies 取决于 在 这 设备
使用. 谈及 至
图示 1
为 这 块 图解.
产品 期 排列
各自 逻辑 块 特性 一个 72 x 87 可编程序的 产品
期 排列. 这个 排列 accepts 36 输入 从 这 pim, 这个
originate 从 macrocell feedbacks 和 设备 管脚. 起作用的
低 和 起作用的 高 版本 的 各自 的 这些 输入 是
发生 至 create 这 全部 72-输入 地方. 这 87 产品
条款 在 这 排列 能 是 创建 从 任何 的 这 72 输入.
的 这 87 产品 条款, 80 是 为 一般-目的 使用 为 这
16 macrocells 在 这 逻辑 块. 四 的 这 remaining 七
产品 条款 在 这 逻辑 块 是 输出 使能 (oe) 产品
条款. 各自 的 这 oe 产品 条款 控制 向上 至 第八 的 这
16 macrocells 和 是 可选择的 在 一个 单独的 macrocell ba-
sis. 在 其它 words, 各自 i/o cell 能 选择 在 一个 的 二
oe 产品 条款 至 控制 这 输出 缓存区. 这 第一 二 的
这些 四 oe 产品 条款 是 有 至 这 upper half 的
这 i/o macrocells 在 一个 逻辑 块. 这 其它 二 oe 产品
条款 是 有 至 这 更小的 half 的 这 i/o macrocells 在 一个
逻辑 块.
这 next 二 产品 条款 在 各自 逻辑 块 是 专心致志的
异步的 设置 和 异步的 重置 产品 条款. 这
最终 产品 期 是 这 产品 期 时钟. 这 设置, 重置, oe
和 产品 期 时钟 有 极性 控制 至 realize 或者
功能 在 一个 单独的 通过 通过 这 排列.
图示 1. 逻辑 块 和 50% buried macrocells
i/o
CELL
0
产品
期
ALLOCATOR
i/o
CELL
14
macro-
CELL
0
macro-
CELL
1
macro-
CELL
14
0
−
16
产品
条款
72 x 87
产品 期
排列
8036
8
16
至
PIM
从
PIM
7
3
2
macro-
CELL
15
2
至 cells
2, 4, 6 8, 10, 12
0
−
16
产品
条款
0
−
16
产品
条款
0
−
16
产品
条款
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