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途径. 因此, t
ES
(encoder
状态 时期) > t
CLK
. 这
设计者 必须 账户 为
deviations 从 这 名义上的 90
程度 phasing 的 输入 信号 至
保证 那 t
ES
> t
CLK
.
位置 计数器
这个 部分 组成 的 一个 12-位
(hctl-2000) 或者 16-位 (hctl-
2016/2020) 二进制的 向上/向下
计数器 这个 counts 在 rising
时钟 edges 作 explained 在 这
quadrature 解码器 部分. 所有
12 或者 16 位 的 数据 是 passed
至 这 位置 数据 获得. 这
系统 能 使用 这个 计数 数据 在
一些 方法:
一个. 系统 总的 范围 是
≤
12 或者
16 位, 所以 这 计数 repre-
sents “absolute” 位置.
b. 这 系统 是 cyclic 和
≤
12 或者 16 位 的 计数 每
循环. rst 是 使用 至 重置
这 计数器 每 循环 和
这 系统 使用 这 数据 至
interpolate 在里面 这 循环.
c. 系统 计数 是 > 8, 12, 或者 16
位, 所以 这 计数 数据 是
使用 作 一个 相关的 或者 incre-
mental 位置 输入 为 一个
系统 软件 computation
的 绝对 位置. 在 这个
情况 计数器 rollover occurs.
在 顺序 至 阻止 丧失 的
位置 信息, 这
处理器 必须 读 这
输出 的 这 ic 在之前 这
计数 increments 一个-half 的
这 最大 计数 capabil-
ity (i.e. 127. 2047, 或者 32,767
quadrature counts). 二’s-
complement arithmetic 是
正常情况下 使用 至 计算
位置 从 这些 periodic
位置 updates. 三
模式 能 是 使用:
1. 这 ic 能 是 放 在 8-位
模式 用 tying 这 sel
线条 高, 因此 使简化-
ing ic 接口. 这
输出 必须 然后 是
读 在 least once 每
127 quadrature counts.
2. 这 hctl-2000 能 是
使用 在 12-位 模式 和
抽样 在 least once
每 2047 quadrature
counts.
3. 这 hctl-2016 或者 2020
能 是 使用 在 16-位
模式 和 抽样 在
least once 每 32,767
quadrature counts.
d.这 系统 计数 是 > 16 位
所以 这 hctl-2020 能 是
倾泻 和 其它 保卫-
ard 计数器 ics 至 给
绝对 位置.
位置 数据 获得
这 位置 数据 获得 是 一个 12/
16-位 获得 这个 俘获 这
位置 计数器 输出 数据 在
各自 rising 时钟 边缘, 除了
当 它的 输入 是 无能 用
这 inhibit 逻辑 部分 在
二-字节 读 行动. 这
输出 数据 是 passed 至 这 总线
接口 部分. 当 起作用的, 一个
信号 从 这 inhibit 逻辑
部分 阻止 新 数据 从
正在 captured 用 这 获得,
keeping 这 数据 稳固的 当
successive 读 是 制造
通过 这 总线 部分. 这
获得 是 automatically reenabled
在 这 终止 的 这些 读. 这
获得 是 cleared 至 0 asynchron-
ously 用 这 rst 信号.
在 账户 finite 上升 时间 的
这 波形, asymmetry 的 这
波形, 和 噪音. 在 这
存在 的 大 amounts 的
噪音, t
E
应当 是 更 更好
比 3t
CLK
至 准许 为 这
中断 的 这 consecutive
水平的 抽样 用 这 三-位
延迟 过滤. 它 应当 是 指出
那 一个 改变 在 这 输入 那
是 qualified 用 这 过滤 将
内部 propagate 在 一个 maxi-
mum 的 七 时钟 时期.
这 quadrature 解码器 电路系统
imposes 一个 第二 定时 con-
straint 在 这 外部 时钟
和 这 输入 信号. 那里 必须
是 在 least 一个 时钟 时期
在 consecutive quadrature
states. 作 显示 在 图示 9, 一个
quadrature 状态 是 定义 用
consecutive edges 在 两个都
图示 9. 4x quadrature 解码.
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