ics9112-18
零 延迟, 低 skew 缓存区
mds 9112-18 f
3 修订 050400 打印 11/15/00
整体的 电路 系统, inc.• 525 race 街道 • san jose • ca • 95126 • (408)295-9800tel• www.icst.com
参数 情况 最小 典型 最大 单位
绝对 最大 比率 (便条 1) 绝对 最大 比率 (便条 1)
供应 电压, vdd 关联 至 地 -0.5 7 V
输入 和 时钟 输出 关联 至 地 -0.5 vdd+0.5 V
静电的 释放 mil-标准-883 2000 V
包围的 运行 温度 0 70 °C
焊接 温度 最大值 的 10 秒 260 °C
接合面 温度 150 °C
存储 温度 -65 150 °C
直流 特性 (vdd = 3.3 v 除非 指定 否则)直流 特性 (vdd = 3.3 v 除非 指定 otherwise)dc 特性 (vdd = 3.3 v 除非 指定 otherwise)
运行 电压, vdd 3.00 5.50 V
输入 高 电压, vih, clkin 管脚 仅有的 vdd/2+1 vdd/2 V
输入 低 电压, vil, clkin 管脚 仅有的 vdd/2 vdd/2-1 V
输入 高 电压, vih 2 V
输入 低 电压, vil 0.8 V
输出 高 电压, voh ioh=-18 毫安 2.4 V
输出 低 电压, vol iol=18 毫安 0.4 V
输出 高 电压, voh, cmos 水平的 ioh=-5 毫安 vdd-0.4 V
运行 供应 电流, idd (便条 2)
非 加载, s1 = s2 = 1 44 毫安
短的 电路 电流 各自 输出 ±65 毫安
输入 电容 s2, s1, fbin 7 pF
交流 特性 (vdd = 3.3 v 除非 指定 否则)交流 特性 (vdd = 3.3 v 除非 指定 otherwise)ac 特性 (vdd = 3.3 v 除非 指定 otherwise)
输入 时钟 频率
fbin 至 clka1, s1=s2=1
20 160 MHz
输出 时钟 频率
fbin 至 clka1, s1=s2=1
20 160 MHz
输出 时钟 上升 时间, cl=30pf 0.8 至 2.0v 1.5 ns
输出 时钟 下降 时间, cl=30pf 2.0 至 0.8v 1.5 ns
输出 时钟 职责 循环, vdd=3.3v 在 1.4v 40 50 60 %
设备 至 设备 skew, equally 承载 rising edges 在 vdd/2 700 ps
输出 至 输出 skew, equally 承载 rising edges 在 vdd/2 250 ps
最大 绝对 jitter 300 ps
循环 至 循环 jitter, 30pf 负载 66.67 mhz 输出 500 ps
电的 规格
注释: 1. 压力 在之外 那些 列表 下面 绝对 最大 比率 可以 导致 永久的 损坏 至 这 设备. prolonged
暴露 至 水平 在之上 这 运行 限制 但是 在下 这 绝对 maximums 将 影响 设备 可靠性.
2. 和 clkin = 160 mhz, fbin 至 clka1
使用 展开 spectrum 输入 clocks
这 ics9112-18 使用 ics’ 展开 smart 技术, 准许 它 至 准确地 追踪 (通过 through) 任何
clocks 那 使用 展开 spectrum 技巧.
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