6.01 13
idt7130sa/la 和 idt7140sa/la
高-速 1k x 8 双-端口 静态的 内存 和 中断 军队 和 商业的 温度 范围
函数的 描述
这 idt7130/idt7140 提供 二 端口 和 独立的 con-
trol, 地址 和 i/o 管脚 那 准许 独立 进入 为
读 或者 写 至 任何 location 在 记忆. 这 idt7130/
idt7140 有 一个 自动 电源 向下 特性 控制 用
CE
. 这
CE
控制 在-碎片 电源 向下 电路系统 那 准许
这 各自的 端口 至 go 在 一个 备用物品 模式 当 不
选择 (
CE
= v
IH
). 当 一个 端口 是 使能, 进入 至 这
全部 记忆 排列 是 permitted.
中断
如果 这 用户 chooses 至 使用 这 中断 函数, 一个 记忆
location (邮递 盒 或者 message 中心) 是 assigned 至 各自
端口. 这 left 端口 中断 标记 (
INT
L
) 是 asserted 当 这
正确的 端口 写 至 记忆 location 3fe (十六进制), 在哪里 一个 写
是 定义 作 这
CE
= r/
W
= v
IL
每 这 真实 表格. 这 left
端口 clears 这 中断 用 进入 地址 location 3fe
进入 当
CE
R
=
OE
r =
V
il,
r/
W
是 一个 "don't 小心". likewise,
这 正确的 端口 中断 标记 (
INT
R
) 是 asserted 当 这 left 端口
写 至 记忆 location 3ff (十六进制) 和 至 clear 这 中断
标记 (
INT
R
), 这 正确的 端口 必须 进入 这 记忆 location
3ff. 这 message (8 位) 在 3fe 或者 3ff 是 用户-定义,
自从 它 是 一个 addressable sram location. 如果 这 中断
函数 是 不 使用, 地址 locations 3fe 和 3ff 是 不
使用 作 邮递 boxes, 但是 作 部分 的 这 随机的 进入
记忆. 谈及 至 表格 ii 为 这 中断 运作.
busy 逻辑
busy 逻辑 提供 一个 硬件 indication 那 两个都 端口 的
这 内存 有 accessed 这 一样 location 在 这 一样 时间.
它 也 准许 一个 的 这 二 accesses 至 proceed 和 信号
这 其它 一侧 那 这 内存 是 “busy”. 这 busy 管脚 能 然后
是 使用 至 stall 这 进入 直到 这 运作 在 这 其它 一侧
是 完成. 如果 一个 写 运作 有 被 attempted 从 这
一侧 那 receives 一个 busy indication, 这 写 信号 是 gated
内部 至 阻止 这 写 从 proceeding.
这 使用 的 busy 逻辑 是 不 必需的 或者 desirable 为 所有
产品. 在 一些 具体情况 它 将 是 有用的 至 logically 或者
这 busy 输出 一起 和 使用 任何 busy indication 作 一个
中断 源 至 标记 这 事件 的 一个 illegal 或者 illogical
运作. 在 从动装置 模式 这
BUSY
管脚 运作 solely 作 一个
写 inhibit 输入 管脚. 正常的 运作 能 是 编写程序
用 tying 这
BUSY
管脚 高. 如果 desired, 非计划的 写
行动 能 是 阻止 至 一个 端口 用 tying 这 busy 管脚 为
那 端口 低.
这 busy 输出 在 这 idt7130 内存 (主控) 是 打开
流 类型 输出 和 需要 打开 流 电阻器 至 运作.
如果 这些 rams 是 正在 expanded 在 depth, 然后 这 busy
indication 为 这 结果 排列 做 不 需要 这 使用 的 一个
外部 和 门.
宽度 expansion 和 busy 逻辑
主控/从动装置 arrays
当 expanding 一个 内存 排列 在 宽度 当 使用 busy
逻辑, 一个 主控 部分 是 使用 至 decide 这个 一侧 的 这 内存
排列 将 receive 一个 busy indication, 和 至 输出 那 indica-
tion. 任何 号码 的 slaves 至 是 addressed 在 这 一样
地址 范围 作 这 主控, 使用 这 busy 信号 作 一个 写
inhibit 信号. 因此 在 这 idt7130/idt7140 rams 这 busy
管脚 是 一个 输出 如果 这 部分 是 主控 (idt7130), 和 这 busy
管脚 是 一个 输入 如果 这 部分 是 一个 从动装置 (idt7140) 作 显示 在
图示 4.
如果 二 或者 更多 主控 部分 是 使用 当 expanding 在
宽度, 一个 分割 decision 可以 结果 和 一个 主控 表明
busy 在 一个 一侧 的 这 排列 和 另一 主控 表明
busy 在 一个 其它 一侧 的 这 排列. 这个 将 inhibit 这 写
行动 从 一个 端口 为 部分 的 一个 文字 和 inhibit 这 写
行动 从 这 其它 端口 为 这 其它 部分 的 这 文字.
这 busy arbitration, 在 一个 主控, 是 为基础 在 这 碎片 使能
和 地址 信号 仅有的. 它 ignores whether 一个 进入 是 一个
读 或者 写. 在 一个 主控/从动装置 排列, 两个都 地址 和 碎片
使能 必须 是 有效的 长 足够的 为 一个 busy 标记 至 是 输出
从 这 主控 在之前 这 真实的 写 脉冲波 能 是 initiated
和 也 这 r/
W
信号 或者 这 字节 使能. 失败 至
注意到 这个 定时 能 结果 在 一个 glitched 内部的 写 inhibit
信号 和 corrupted 数据 在 这 从动装置.
2689 drw 18
主控
双 端口
内存
BUSY
(l)
BUSY
(r)
CE
主控
双 端口
内存
BUSY
(l)
BUSY
(r)
CE
从动装置
双 端口
内存
BUSY
(l)
BUSY
(r)
CE
从动装置
双 端口
内存
BUSY
(l)
BUSY
(r)
CE
BUSY
L
BUSY
R
解码器
5V
5V
270
Ω
270
Ω
图示 4
. busy 和 碎片 使能 routing 为 两个都 宽度 和 depth
expansion 和 idt7130 (主控) 和 idt7140 (从动装置) rams.
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