1k x 8 双-端口 静态的 内存
cy7c130/cy7c131
cy7c140/cy7c141
cypress 半导体 公司
•
198 champion court
•
san jose
,
CA95134-1709
•
408-943-2600
文档 #: 38-06002 rev. *d 修订 8月 29, 2005
特性
•
真实 双-ported 记忆 cells 这个 准许 simulta-
neous 读 的 这 一样 记忆 location
• 1k x 8 organization
• 0.65-micron cmos for 最佳的 速/电源
• 高-速 进入: 15 ns
• 低 运行 电源: i
CC
= 110 毫安 (最大值.)
• 全部地 异步的 运作
•
自动电源-向下
•
主控 cy7c130/cy7c131 容易地 expands 数据 总线
宽度 至 16 或者 更多 位使用 从动装置 cy7c140/cy7c141
•
BUSY输出 标记 在 cy7c130/cy7c131;BUSY输入
在 cy7c140/cy7c141
•
INT标记 为 端口-至-port 交流
• 有 在 48-管脚 插件 (cy7c130/140), 52-管脚 plcc,
52-管脚 tqfp.
• 铅-自由 包装 有
函数的 描述
这 cy7c130/cy7c131/cy7c140 和 cy7c141 是
高-速 cmos 1k 用 8 双-端口 静态的 rams. 二 端口
是 提供 permitting 独立 进入 至 任何 location 在
记忆. 这 cy7c130/ cy7c131 能 是 使用 作 也 一个
standalone 8-位 双-端口 静态的 内存 或者 作 一个 主控 双-端口
内存 在 conjunction 和 这 cy7c140/cy7c141 从动装置
双-端口 设备 在 系统 requiring 16-位 或者 更好 文字
widths. 它 是 这 解决方案 至产品 需要 shared 或者
缓冲 数据, 此类 作 cache 记忆 为 dsp, 位-slice, 或者
multiprocessor 设计.
各自 端口 有 独立 控制 管脚; 碎片 使能 (CE),
写 使能 (r/
W), 和 输出 使能 (OE). 二 flags 是
提供 在 各自 端口,
BUSY和INT.BUSY信号 那 这
端口 是 trying 至 进入 这一样 location 目前 正在
accessed 用 这 其它 端口.
INT是 一个 中断 标记 表明
那 数据 有 被 放置 在 一个 唯一的 location (3ff 为 这 left
端口 和 3fe 为 这 正确的 port). 一个 自动 电源-向下
特性 是 控制 independently在 各自 端口 用 这 碎片
使能 (CE) 管脚.
这 cy7c130 和 cy7c140 是 有 在 48-管脚 插件. 这
cy7c131 和 cy7c141 是 有 在 52-管脚 plcc, 52-管脚
铅-自由 plcc, 52-管脚 pqfp和 52-管脚 铅-自由 pqfp.
便条:
1. cy7c130/cy7c131 (主控):BUSY是 打开 流 输出 和 需要 拉-向上 电阻
cy7c140/cy7c141 (从动装置):BUSY是 输入.
2. 打开 流 输出: 拉-向上 电阻 必需的.
逻辑 块 图解
管脚 配置
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36
35
34
24 25
地
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2
3
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5
6
7
8
9
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11
38
39
40
44
43
42
41
45
48
47
46
12 37
r/w
L
CE
L
BUSY
L
INT
L
OE
L
一个
0L
一个
1L
一个
2L
一个
3L
一个
4L
一个
5L
一个
6L
一个
7L
一个
8L
一个
9L
i/o
0L
i/o
1L
i/o
2L
i/o
3L
i/o
4L
i/o
5L
i/o
6L
i/o
7L
CE
R
r/w
R
BUSY
R
INT
R
OE
R
一个
0R
一个
1R
一个
2R
一个
3R
一个
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一个
5R
一个
6R
一个
7R
一个
8R
一个
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i/o
7R
i/o
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i/o
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4R
i/o
3R
i/o
2R
i/o
1R
i/o
0R
V
CC
插件
至pView
7C130
7C140
r/w
L
BUSY
L
CE
L
OE
L
一个
9L
一个
0L
一个
0R
一个
9R
r/w
R
CE
R
OE
R
CE
R
OE
R
CE
L
OE
L
r/w
L
r/w
R
i/o
7L
i/o
0L
i/o
7R
i/o
0R
BUSY
R
INT
L
INT
R
ARBITRATION
逻辑
(7c130/7c131 仅有的)
和
中断 逻辑
控制
i/o
控制
i/o
记忆
排列
地址
解码器
地址
解码器
[1]
[2]
[2]
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