128-位 3d 多媒体 acceleratorriva 128
8/77
2.3 sgram framebuffer 接口
2.4 video 端口
PCIGNT#
I grant. 这个 信号 indicates 至 这 riva 128 那 进入 至 这 总线 有 被 准予 和
它 能 now 变为 总线 主控.
当 连接 至 agp 额外的 信息 是 提供 在
agpst[2:0]
表明 那
这 主控 是 这 recipient 的 先前 要求 读 数据 (高 或者 低 priority), 它 是 至
提供 写 数据 (高 或者 低 priority), 为 一个 先前 enqueued 写 command 或者 有
被 给 许可 至 开始 一个 总线 transaction (agp 或者 pci).
PCIINTA#
O 中断 要求 线条. 这个 打开 流 输出 是 asserted 和 deasserted asynchronously
至
PCICLK
.
信号 i/o 描述
fbd[127:0]
i/o 这 128-位 sgram 记忆 数据 总线.
fbd[31:0]
是 也 使用 至 进入 向上 至 64kbytes 的 8-位 只读存储器 或者 flash 只读存储器, 使用
fbd[15:0]
作 地址 roma[15:0],
fbd[31:24]
作 romd[7:0],
FBD[17]
作 romwe#
和
FBD[16]
作 romoe#.
fba[10:0]
O 记忆 地址 总线. 配置 strapping 选项 是 也 解码 在 这些 信号
在 pcirst# 作 描述 在 部分 10, 页 49.
[FBA[10]
是 保留 为 future
expansion 和 应当 是 牵引的 至
地
通过 一个 4.7k
Ω
电阻.
FBRAS#
O 记忆 行 地址 strobe 为 所有 记忆 设备.
FBCAS#
O 记忆 column 地址 strobe 为 所有 记忆 设备.
fbcs[1:0]#
O 记忆 碎片 选择 strobes 为 各自 sgram bank.
FBWE#
O 记忆 写 使能 strobe 为 所有 记忆 设备.
fbdqm[15:0]
O 记忆 数据/输出 使能 strobes 为 各自 的 这 16 字节.
fbclk0,
fbclk1,
FBCLK2
O 记忆 时钟 信号. 独立的 时钟 信号
FBCLK0
和
FBCLK1
是 提供 为
各自 bank 的 sgram 为 减少 时钟 skew 和 加载.
FBCLK2
是 喂养 后面的 至
FBCLKFB
. 详细信息 的 推荐 记忆 时钟 布局 是 给 在 部分 6.3, 页
31.
FBCLKFB
I framebuffer 时钟 反馈.
FBCLK2
是 喂养 后面的 至
FBCLKFB
.
FBCKE
∗
O 这个 信号 是 目前 一个 “no-connect” 在 这个 修订 的 这 riva 128 但是 将 是 使活动
至 支持 这 framebuffer 记忆 时钟 使能 为 电源 管理 在 future 管脚 com-
patible 设备. 它 是 推荐 那 这个 管脚 是 系 至 vdd 通过 一个 4.7k
Ω
拉-向上
电阻.
信号 i/o 描述
mp_ad[7:0]
i/o 媒介 port 8-位 多路复用 地址 和 数据 总线 或者 itu-r-656 video 数据 总线 当 在
656 模式.
MPCLK
I 40mhz 媒介 port 系统 时钟 或者 pixel 时钟 当 在 656 模式.
MPDTACK#
I 媒介 port 数据 转移 承认 信号.
MPFRAME#
O initiates 媒介 端口 transfers 当 起作用的, terminates transfers 当 inactive.
MPSTOP#
I 媒介 port 控制 信号 使用 用 这 从动装置 至 terminate transfers.
信号 i/o 描述
: 点此下载
