altera 公司 9
flex 6000 可编程序的 逻辑 设备 家族 数据 薄板
图示 4. 逻辑 元素
这 可编程序的 flipflop 在 这 le 能 是 配置 为 d, t, jk, 或者 sr
运作. 这 时钟 和 clear 控制 信号 在 这 flipflop 能 是 驱动
用 global 信号, 一般-目的 i/o 管脚, 或者 任何 内部的 logic. 为
combinatorial 功能, 这 flipflop 是 绕过 和 这 输出 的 这
lut 驱动 这 输出 的 这 le. 这 le 输出 能 驱动 两个都 这 local
interconnect 和 这 fasttrack interconnect.
这 flex 6000 architecture 提供 二 类型 的 专心致志的 高-速
数据 paths 那 连接 调整 les 没有 使用 local interconnect
paths: carry chains 和 cascade chains. 一个 carry chain 支持 高-速
arithmetic 功能 此类 作 counters 和 adders, 当 一个 cascade chain
实现 宽-输入 功能 此类 作 相等的 comparators 和
最小 延迟. carry 和 cascade chains 连接 les 2 通过 10 在 一个
lab 和 所有 labs 在 这 一样 half 的 这 行. 因为 extensive 使用 的
carry 和 cascade chains 能 减少 routing flexibility, 这些 chains
应当 是 限制 至 速-核心的 portions 的 一个 设计.
碎片-宽 重置
carry-在
时钟
选择
carry-输出
看-向上
T
能
(lut)
clear/ preset
逻辑
Carry
Chain
Cascade
Chain
cascade-在
cascade-输出
le-输出
可编程序的
寄存器
PRN
CLRN
DQ
寄存器 绕过
data1
data2
data3
data4
labctrl1
labctrl2
labctrl3
labctrl4
: 点此下载
