AD1877
rev. 一个
–
10
–
s/
M
R
L
JUST
MSBDLY
WCLK BCLK L
R
CK 串行 端口 运作 模式
1 1 1 输出 输入 输入 从动装置 模式. wclk frames 这 数据. 这 msb 是 输出 在 这
17th bclk 循环. 提供 正确的-justified 数据 在 从动装置 模式
和 一个 64
×
F
S
bclk 频率. 看 图示 7.
1 1 0 输入 输入 输入 从动装置 模式. 这 msb 是 输出 在 这 bclk 循环 之后
wclk 是 发现 hi. wclk 是 抽样 在 这 bclk 起作用的
边缘, 和 这 msb 有效的 在 这 next bclk 起作用的 边缘. tying
wclk hi 结果 在 i
2
s-justified 数据. 看 图示 8.
1 0 1 输出 输入 输入 从动装置 模式. 数据 left-justified 和 wclk framing 这 数据.
wclk rises 立即 之后 一个 l
R
ck 转变. 这 msb 是
有效的 在 这 第一 bclk 起作用的 边缘. 看 图示 9.
1 0 0 输出 输入 输入 从动装置 模式. 数据 i
2
s-justified 和 wclk framing 这 数据.
wclk rises 在 这 第二 bclk 循环 之后 一个 l
R
ck transi-
tion. 这 msb 是 有效的 在 这 第二 bclk 起作用的 边缘. 看
图示 10.
0 1 1 输出 输出 输出 主控 模式. 数据 正确的-justified. wclk frames 这 数据,
going hi 在 这 17th bclk 循环. bclk 频率 = 64
×
F
S
.
看 图示 11.
0 1 0 输出 输出 输出 主控 模式. 数据 正确的-justified + 1. wclk 是 搏动 在 这
17th bclk 循环, staying hi 为 仅有的 1 bclk 循环. bclk
频率 = 64
×
F
S
. 看 图示 12.
0 0 1 输出 输出 输出 主控 模式. 数据 left-justified. wclk frames 这 数据.
bclk 频率 = 64
×
F
S
. 看 图示 13.
0 0 0 输出 输出 输出 主控 模式. 数据 i
2
s-justified. wclk frames 这 数据.
bclk 频率 = 64
×
F
S
. 看 图示 14.
串行 端口 数据 定时 sequences
这 rdedge 输入 (管脚 6) 选择 这 位 时钟 (bclk) 极性.
rdedge hi 导致 数据 至 是 transmitted 在 这 bclk 下落
边缘 和 有效的 在 这 bclk rising 边缘; rdedge lo 导致
数据 至 是 transmitted 在 这 bclk rising 边缘 和 有效的 在
这 bclk 下落 边缘. 这个 是 显示 在 这 串行 数据 输出
定时 图解. 这 期
“
抽样
”
是 使用 generically 至
denote 这 bclk 边缘 (rising 或者 下落) 在 这个 这 串行
数据 是 有效的. 这 期
“
transmitting
”
是 使用 至 denote 这
其它 bclk 边缘. 这 s/
M
输入 (管脚 7) 选择 从动装置 模式 (s/
M
hi) 或者 主控 模式 (s/
M
lo). 便条 那 在 从动装置 模式,
bclk 将 是 持续的 或者 gated (i.e., 一个 stream 的 脉冲 dur-
ing 这 数据 阶段 followed 用 时期 的 inactivity 在
途径).
在 这 主控 模式, 这 位 时钟 (bclk), 这 left/正确的 时钟
(l
R
ck), 和 这 文字 时钟 (wclk) 是 总是 输出, gen-
erated internally 在 这 一个d1877 从 这 主控 时钟 (clkin)
输入. 在 主控 模式, 一个 l
R
ck 循环 定义 一个 64-位
“
框架.
”
L
R
ck 是 hi 为 一个 32-位
“
地方
”
和 l
R
ck 是 lo 为 一个 32-位
“
地方.
”
在 这 从动装置 模式, 这 位 时钟 (bclk), 和 这 left/正确的 时钟
(l
R
ck) 是 用户-有提供的 输入. 这 文字 时钟(wclk) 是 一个
内部 发生 输出 除了 当 s/
M
是 hi, r
L
just 是
hi, 和
MSBDLY
是 lo, 当 它 是 一个 用户-有提供的 输入 这个
控制 这 数据 位置. 便条 那 这 ad1877 做 不 sup-
端口 异步的 运作 在 从动装置 模式; 这 clocks (clkin,
L
R
ck, bclk 和 wclk) 必须 是 externally 获得 从 一个
一般 源. 在 一般, clkin 应当 是 分隔 向下
externally 至 create l
R
ck, bclk 和 wclk.
在 这 从动装置 模式, 这 relationship 在 l
R
ck 和 bclk
是 不 fixed, 至 这 程度 那 那里 能 是 一个 arbitrary 号码
的 bclk 循环 在 这 终止 的 这 数据 传递 和
这 next l
R
ck 转变. 这 从动装置 模式 定时 图解 是
因此 simplified 作 它们 显示 准确的 32-位 地方 和 64-位
frames.
在 二 从动装置 模式, 它 是 可能 至 包装 二 16-位 样本 在
一个 单独的 32-位 框架, 作 显示 在 计算数量 15 和 16. bclk,
L
R
ck, 数据 和 tag 运作 在 一个 half 这 频率
(两次 这 时期) 作 在 这 64-位 框架 模式. 这个 32-bit
框架 模式 是 使能 用 pulsing 这 l
R
ck hi 为 一个 最小
的 一个 bclk 时期 至 一个 最大 的 十六 bclk 时期.
这 l
R
ck hi 为 一个 bclk 时期 情况 是 显示 在 计算数量
15 和 16. 和 一个 一个 或者 二 bclk 时期 hi 脉冲波 在
L
R
ck, 便条 那 两个都 这 left 和 正确的 tag 位 是 输出
立即, 后面的-至-后面的. 和 一个 三 至 十六 bclk period
hi 脉冲波 在 l
R
ck, 这 left tag 位 是 followed 用 一个 至
fourteen
“
dead
”
循环 (i.e., zeros) followed 用 这 正确的 tag
位. 也 便条 那 wclk stays hi continuously 当 这
ad1877 是 在 这 32-位 框架 模式. 图示 15 illustrates 这
left-justified 情况, 当 图示 16 illustrates 这 i
2
s-justified情况.
在 所有 模式, 这 left 和 正确的 频道 数据 是 updated 和 这
next 样本 在里面 这 last 1/8 的 这 电流 转换 循环 (i.e.,
在里面 这 last 4 bclk 循环 在 32-位 框架 模式, 和 在里面
这 last 8 bclk 循环 在 64-位 框架 模式). 这 用户 必须
constrain 这 输出 定时 此类 那 这 msb 的 这 正确的 频道
是 读 在之前 这 最终 1/8 的 这 电流 转换 period.
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