max144/max145
外部 涉及
一个 外部 涉及 是 必需的 为 两个都 这 max144
和 这 max145. 在 ref, 这 直流 输入 阻抗 是 一个
最小 的 18k
Ω
. 在 一个 转换, 一个 涉及
必须 是 能 至 deliver 250µa 的 直流 加载 电流 和
有 一个 输出 阻抗 的 10
Ω
或者 较少. 使用 一个 0.1µf
绕过 电容 为 最好的 效能. 这 涉及
输入 结构 准许 一个 电压 范围 的 0 至 v
DD
+
50mv, 虽然 噪音 水平 将 decrease 有效的 res-
olution 在 更小的 涉及 电压.
自动 电源-向下 模式
whenever 这 max144/max145 是 不 选择
(
CS
/shdn = v
DD
), 这 部分 enter 它们的 关闭
模式. 在 关闭 所有 内部的 电路系统 转变 止, reduc-
ing 供应 电流 至 典型地 较少 比 0.2µa. 和 一个
外部 涉及 稳固的 至 在里面 1lsb, 这 wake-向上
时间 是 2.5µs. 如果 这 外部 涉及 是 不 稳固的 和-
在 1lsb, 这 wake-向上 时间 必须 是 增加 至 准许
这 涉及 至 stabilize.
__________产品 信息
信号-至-噪音 比率 (snr)
为 一个 波形 perfectly reconstructed 从 数字的
样本, 这 theoretical 最大 snr 是 这 比率 的
全部-规模 相似物 输入 (rms 值) 至 这 rms quanti-
zation 错误 (residual 错误). 这 完美的, theoretical 迷你-
mum 相似物-至-数字的 噪音 是 造成 用 quantization
错误 仅有的 和 结果 直接地 从 这 模数转换器’s 决议
(n 位):
SNR
(最大值)
= (6.02
·
n + 1.76)db
在 reality, 那里 是 其它 噪音 来源 besides quanti-
zation 噪音: 热的 噪音, 涉及 噪音, 时钟 jitter,
等 因此, snr 是 计算 用 带去 这 比率 的
这 rms 信号 至 这 rms 噪音 这个 包含 所有
谱的 组件 minus 这 基本的, 这 第一
five 和声学, 和 这 直流 补偿.
信号-至-噪音 加 扭曲量 (sinad)
sinad 是 这 比率 的 这 基本的 输入 频率’s
rms 振幅 至 rms 相等的 的 所有 其它 模数转换器 输出-
放 信号:
有效的 号码 的 位 (enob)
enob indicates 这 global 精度 的 一个 模数转换器 在 一个
明确的 输入 频率 和 抽样 比率. 一个 完美的
模数转换器’s 错误 组成 仅有的 的 quantization 噪音. 和 一个
输入 范围 equal 至 这 全部-规模 范围 的 这 模数转换器, 这
有效的 号码 的 位 能 是 计算 作 跟随:
enob = (sinad - 1.76) / 6.02
总的 调和的 扭曲量 (thd)
thd 是 这 比率 的 这 rms 总 的 这 第一 five harmon-
ics 的 这 输入 信号 至 这 基本的 它自己. 这个 是
表示 作:
在哪里 v
1
是 这 基本的 振幅, 和 v
2
通过
V
5
是 这 amplitudes 的 这 2nd- 通过 5th-顺序
和声学.
spurious-自由 动态 范围 (sfdr)
sfdr 是 这 比率 的 rms 振幅 的 这 基本的
(最大 信号 组件) 至 这 rms 值 的 这
next largest spurious 组件, excluding 直流 补偿.
连接 至 标准 接口
这 max144/max145 接口 是 全部地 兼容 和
spi, qspi, 和 microwire 标准 串行 接口.
如果 一个 串行 接口 是 有, establish 这 cpu’s seri-
al 接口 作 主控 所以 那 这 cpu 发生 这
串行 时钟 为 这 max144/max145. 选择 一个 时钟 fre-
quency 从 100khz 至 2.17mhz (外部 时钟 模式).
1) 使用 一个 一般-目的 i/o 线条 在 这 cpu 至 拉
CS
/shdn 低 当 sclk 是 低.
2) wait 为 这 最小 wake-向上 时间 (t
WAKE
) speci-
fied 在之前 activating sclk.
3) 活动 sclk 为 一个 最小 的 16 时钟 循环.
这 串行 数据 stream 的 三 leading ones, 这
频道 identification, 和 这 msb 的 这 digitized
输入 信号 begin 在 这 第一 下落 时钟 边缘.
dout transitions 在 sclk’s 下落 边缘 和 是
有 在 msb-第一 format. 注意到 这 sclk 至
THD = 20 log
V+V+V+V
V
2
2
3
2
4
2
5
2
1
⋅
sinad(db) = 20 log
信号
(噪音 + 扭曲量)
RMS
RMS
⋅
+2.7v, 低-电源, 2-频道, 108ksps,
串行 12-位 adcs 在 8-管脚 µmax
10 ______________________________________________________________________________________
表格 1. 串行 输出 数据 stream 为 内部的 和 外部 时钟 模式
sclk 循环 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
dout (内部的 时钟) EOC 1 1 CHID D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
dout (外部 时钟) 1 1 1 CHID D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
: 点此下载
