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CLC5903
AOUT
BOUT
82
78
G12
G10
串行 输出 数据,
起作用的 高
这 2’s complement 串行 输出 数据 是 transmitted 在 这些 管脚, msb 第一. 这
输出 位 改变 在 这 rising 边缘 的
SCK
(下落 边缘 如果 sck_pol=1) 和 应当
是 captured 在 这 下落 边缘 的
SCK
(rising 如果 sck_pol=1). 这些 管脚 是
触发-陈述 在 电源 向上 和 是 使能 用 这 sout_en 控制 寄存器 位. 看 图-
ure 10 和 图示 30 定时 图解. 在 debug 模式
AOUT
=
DEBUG[1]
,
BOUT
=
DEBUG[0]
.
again[2:0],
bgain[2:0]
125:127
40:42
d4,a3,d5
j5,l4,m3
输出 数据 至 dvga,
起作用的 高
3 位 总线 那 sets 这 增益 的 这 dvga 决定 用 这 agc 电路.
ASTROBE
,
BSTROBE
124
43
C4
K5
dvga strobe, 起作用的 低
strobes 这 数据 在 这 dvga. 看 图示 9 和 图示 35 定时 图解.
SCK 80 H11
串行 数据 时钟
, 起作用的 高 或者 低
这 串行 数据 是 clocked 输出 的 这 碎片 用 这个 时钟. 这 起作用的 边缘 的 这 时钟 是
用户 可编程序的. 这个 管脚 是 触发-stated 在 电源 向上 和 是 使能 用 这 sout_en
控制 寄存器 位. 看 图示 10 和 figure 30 定时 图解. 在 debug 模式 输出-
puts 一个 适合的 时钟 为 这 debug 数据. 如果 比率=0 这 输入
CK
职责 循环 将
是 反映 至
SCK
.
sck_在 99 B11
串行 数据 时钟 输入,
起作用的 高 或者 低
数据 位 从 一个 串行 daisy-chain 从动装置 是 clocked 在 一个 串行 daisy-chain 主控
在 这 下落 边缘 的
sck_在
(rising 如果 sck_pol=1 在 这 从动装置). 系 低 如果 不 使用.
SFS 81 F9
串行 框架 strobe
, 起作用的 高 或者 低
这 串行 文字 strobe. 这个 strobe delineates 这 words 在里面 这 串行 输出
streams. 这个 strobe 是 一个 脉冲波 在 这 beginning 的 各自 串行 文字 (packed=0) 或者
各自 串行 文字 i/q 一双 (packed=1). 这 极性 的 这个 信号 是 用户 programma-
ble. 这个 管脚 是 触发-陈述 在 电源 向上 和是 使能 用 这 sout_en 控制 寄存器
位. 看 图示 10 和 图示 30 定时 图解. 在 debug 模式
SFS
=
DEBUG[2]
.
pout[15:0]
84,86:88,
90,91,
93:97,104:
106,
108,109
f12,f10,
e11,e12,
d11,d12,
e9,c12,d9,
c11,b12,
b9,a10,c8,
d7,c7
并行的 输出 数据,
起作用的 高
这 输出 数据 是 transmitted 在 这些 管脚 在 并行的 format. 这
pout_sel[2..0]
管脚 选择 一个 的 第八 16-位 输出 words. 这
pout_en
管脚 使能 这些 输出-
puts.
POUT[15]
是 这 msb. 在 debug 模式
pout[15..0]
=
debug[19..4]
.
pout_sel[2:0] 112:114 d6,a7,b7
并行的 输出 数据 选择,
起作用的 高
这 16-位 输出 文字 是 选择 和 这些 3 管脚 符合 至 表格 2. 不 使用 在
debug 模式. 为 一个 串行 daisy-chain 主控,
pout_sel[2:0]
变为 输入 从
这 从动装置:
pout_sel[2]
=
SFS
从动装置
,
pout_sel[1]
=
BOUT
从动装置
, 和
pout_sel[0]
=
AOUT
从动装置
. 系 低 如果 不 使用.
pout_en
111 B8
并行的 输出 使能.
起作用的 低
这个 管脚 使能 这 碎片 至 输出 这 选择 输出 文字 在 这
pout[15:0]
管脚.
不 使用 在 debug 模式. 系 高 如果 不 使用.
RDY 77 G9
准备好 标记
, 起作用的 高 或者 低
这 碎片 asserts 这个 信号 至 identify 这 beginning 的 一个 输出 样本 时期
(osp). 这 极性 的 这个 信号 是 用户 可编程序的. 这个 信号 是 典型地 使用
作 一个 中断 至 一个 dsp 碎片, 但是 能 也 是 使用 作 一个 开始 脉冲波 至 专心致志的 cir-
cuitry. 这个 管脚 是 起作用的regardless 的 这 状态 的 sout_en. 在 debug 模式
RDY
=
DEBUG[3]
.
cka,
CKB
20,
38
F2
K4
输入 时钟.
起作用的 高
这 时钟 输入 至 这 碎片. 这 相应的
AIN
和
BIN
信号 是 clocked 在
这 碎片 在 这 rising 边缘 的 这个 信号.
CKA
和
CKB
是 或者’d 一起 在 碎片 至
create 这
CK
信号.
SI
是 clocked 在 这 碎片 在 这 rising 边缘 的
CK
. 系 低 如果 不
使用.
SI
46 J6
同步 在.
起作用的 低
这 同步 输入 至 这 碎片. 这 decimation counters, dither, 和 nco 阶段 能 是
同步 用
SI
. 这个 同步 是 clocked 在 这 碎片 在 这 rising 边缘 的
CK
(
CK
=
CKA
+
CKB
). 系 这个 管脚 高 如果 外部 同步 是 不 必需的. 所有 样本 数据 是
flushed 用
SI
. 至 合适的 initialize 这 dvga
ASTROBE
和
BSTROBE
是 asserted
在
SI
.
管脚 描述
(持续)
信号 pqfp 管脚 fbga 管脚 描述
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