sprs087e −二月 1999 − 修订 january 2004
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邮递 办公室 盒 1443
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houston, 德州 77251−1443
pll 分开
这 内部的 pll 供应 能 是 直接地 连接 至 cv
DD
和 v
SS
(0
Ω
情况), partially 分开的 作 显示
在 图示 5, 或者 全部地 分开的 作 显示 在 图示 6. 这 rc 网络 阻止 这 pll 供应 从 turning 高
频率 噪音 在 这 cv
DD
和 v
SS
供应 在 jitter.
CV
DD
0 −100
Ω
0.1
µ
F
0.01
µ
F
0 −100
Ω
V
SS
PLLV
DD
PLLV
SS
图示 6. pll 分开 电路 图解
时钟 和 pll 仔细考虑 在 initialization
在 电源 向上, 这 cpu 时钟 分隔 模式 能 是 在 maxspeed, lopower 或者 idle2, 或者 这 pll 可以 是
在 一个 未阐明的 模式. 重置
下落 在 这 存在 的 一个 有效的 cpu 时钟 是 使用 至 clear 这个 状态, 之后 这个
这 设备 将 synchronously terminate 任何 外部 activity.
这 5x fclkin pll 的 这 tms320vc33 包含 一个 8-位 pll−lock 计数器 这个 导致 这 pll 至 输出
一个 频率 的 fclkin/2 在 这 最初的 ramp. 这个 计数器, 不管怎样, 做 不 increment 当 重置
是 低
或者 在 这 absence 的 一个 输入 时钟. 一个 最小 的 256 输入 clocks 是 必需的 在之前 这 第一 下落 边缘 的
重置 为 这 pll 至 输出 至 clear 这个 计数器. 这 建制 和 行为 那 是 seen 是 作 跟随.
电源 是应用 至 这 dsp 和 重置 低 和 这 输入 时钟 高 或者 低. 一个 时钟 是 应用 (重置是 安静的
低) 和 这 pll 呈现 至 锁 在 至 这 输入 时钟, producing 这 预期的 x5 输出 频率. 重置
是 驱动 高 和 这 pll 输出 立即 drops 至 fclkin/2 为 0-256 输入 循环 或者 128 的 这 fclkin/2
输出 循环. 这 pll/cpu 时钟 然后 switches 至 x5 模式.
这 转变 在 是 同步的 和 做 不 create 一个 时钟 glitch, 所以 这 仅有的 效应 是 那 这 cpu runs 慢
为 向上 至 这 第一 128 循环 之后 重置 变得 高. once 这 pll 有 stabilized, 这 计数器 将 仍然是 cleared
和 subsequent resets 将 不 展览 这个 情况.
系统 那 是 不 使用 这 结晶 振荡器 将 是 必需的 至 供应 一个 电流 的 250ma 每 dsp 如果 全部
电源 是应用 和 非 时钟 源. 这个 extra 电流 情况 是 一个 结果 的 uninitialized 内部的 逻辑 在里面
这 dsp 核心 和 是 corrected 当 这 cpu sees 一个 最小 的 四 内部的 clocks. 这 结晶 振荡器 是
典型地不受影响 至 这个 情况 自从 这 oscilator 和 核心 电路系统 变为 semi-函数的 在 cv
DD
= 1 v
在哪里这 故障 电流 是 非常 更小的. 一个 alternate 时钟 脉冲波 能 也 是 应用 至 也 这 extclk
或者 xin 时钟 输入 管脚.
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