sprs087e −二月 1999 − 修订 january 2004
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邮递 办公室 盒 1443
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houston, 德州 77251−1443
电源 sequencing 仔细考虑
though 一个内部的 静电释放 和 cmos latchup 保护 二极管 exists 在 cv
DD
和 dv
DD
, 它 应当 不 是
考虑 一个电流-carrying 设备 在 电源 向上. 一个 外部 肖特基 二极管 应当 是 使用 至 阻止 cv
DD
从 exceeding dv
DD
用 更多 比 0.7 v. 这 效应 的 这个 二极管 在 电源 向上 是 那 如果 cv
DD
是 powered
向上 第一, dv
DD
跟随 用 一个 二极管 漏出 甚至 当 这 dv
DD
供应 是 不 起作用的.
典型系统 使用 ldos 的 这 一样 家族 类型 为 两个都 dv
DD
和 cv
DD
将 追踪 各自 其它 在 电源
向上. 在 大多数 具体情况, 这个 是 可接受的; 但是 如果 一个 高-阻抗 管脚 状态 是 必需的 在 电源 up, 这 shz
管脚
能 是 使用 至asynchronously 使不能运转 所有 输出. 重置
应当 不 是 使用 在 这个 情况 自从 一些 信号
需要 一个起作用的 时钟 为 重置
至 有 一个 效应 和 这 时钟将 不 还 是 起作用的. 这 内部的 核心 逻辑
变为 函数的 在 大概 0.8 v 当 这 外部 管脚 io 变为 起作用的 在 关于 1.5 v.
EDGEMODE
当 edgemode = 1, 一个 抽样 数字的 延迟 线条 是 解码 至 发生 一个 脉冲波 在 这 下落 边缘 的 这
中断 管脚. 至 确保 中断 recognition, 输入 信号 逻辑-高 和 逻辑-低 states 必须 是 使保持 变长
比这 synchronizer 延迟 的 一个 cpu 时钟 循环. 支持 这些 输入 至 非 较少 比 二 循环 在 两个都 这
逻辑-低 和 逻辑-高 states 是 sufficient.
当 edgemode = 0, 一个 逻辑-低中断 管脚 continually sets 这 相应的 中断 标记. 这 cpu 或者
dma 能 clear 这个 标记 在里面 二 循环 的 它 正在 设置. 这个 是 这 最大 中断 宽度 那 能 是 应用
如果 仅有的 一个 中断 是 至 是 公认的. 这 cpu 能 manually clear 如果 位 在里面 一个 中断 维护 routine
(isr), effectively lengthening 这 最大 isr 宽度.
之后 重置, edgemode 是 temporarily 无能, 准许 逻辑-低 int 管脚 至 是 发现 为 bootload
运作.
DQ QD DQ QD QD
H1 H3
INT
1
S
R
Q 如果 位
cpu_重置
cpu_设置
DelayRESET
EDGEMODE
0
图示 7. edgemode 和 中断 标记 电路
重置 运作
当 重置
是 应用, 这 cpu attempts 至 safely exit 任何 pending 读 或者 写 行动 那 将 是 在
progress. 这个 能 引领 作 更 作 10 cpu 循环, 之后 这个, 这 地址, data, 和 控制 管脚 将 是 在
一个 inactive 或者 高-阻抗 状态.
当 两个都 重置和 shz是 应用, 这 设备 立即 enters 这 重置 状态 和 这 管脚 使保持 在
高-阻抗 模式. shz
应当 然后 是 无能 在 least 10 cpu 循环 在之前 重置是 设置 高. shz
能 是 使用 在 电源-向上 sequencing 至 阻止 未阐明的 地址, 数据, 和 控制 管脚, avoiding 系统
conflicts.
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