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配置. 这 mux 在 这 反馈 电路系统 输出
选择 这个 存储 元素 feeds 这 反转 shifting
decimation 寄存器.
在 产品 需要 倒置 的 样本 顺序, 这 fir
cells 是 配置 和 数据 倒置 使能 (看 表格
2, cw5, 位 4 = 0). 在 这个 模式, 数据 是 transferred 从 这
向前 至 这 backward shifting 寄存器 通过 一个
pingponged lifo 结构. 当 一个 lifo 是 正在 读
在 这 backward shifting path, 这 其它 lifo 是 写
和 数据 样本. 这 mux/demux 控制 这个 lifo
是 正在 写, 和 这 mux 在 这 反馈 电路系统
输出 控制 这个 lifo 是 正在 读. 一个 低 在
TXFR
和
shiften, switches 这 lifos 正在 读 和 写,
这个 导致 这 块 的 数据 至 是 读 从 这
结构 在 使反转 在 样本 顺序 (看 例子 4 在 这
应用 examples 部分).
这 频率 和 这个
TXFR 是 asserted 确定 大小
的 这 数据 blocks 在 这个 样本 顺序 是 使反转. 为
例子, 如果
TXFR 是 asserted once 每 三 clks, blocks
的 3 数据 样本 和 顺序 使反转, 将 是 喂养 在 这
backward decimation 寄存器.
便条: altering 这
频率 或者 阶段 的
txfr assertion once 一个 filtering
运作 有 begun 将 invalidate 这 filtering 结果.
在 产品 这个 做 不 需要 样本 顺序 倒置,
这 fir cells 必须 是 配置 和 数据 倒置
无能 (看 表格 2, cw5, 位 4 = 1). 在 addition, txfr
必须 是 asserted 至 确保 恰当的 数据 流动. 在 这个
配置, 数据 至 这 backward shifting decimation
path 是 routed though 一个 延迟 平台 instead 的 这 pingpong
lifos. 这 号码 的 寄存器 在 这 延迟 平台 是 为基础
在 这 编写程序 decimation 因素.
便条: 数据
倒置 必须 是 无能 和 txfr 必须 是 asserted
为 过滤 产品 这个 做 不 使用 decimation.
这 shifting 的 数据 通过 这 向前 和 反转
decimation 寄存器 是 使能 用 asserting 这
SHFTEN
输入. 当
shften 是 高, 数据 shifting 是 无能, 和
这 数据 样本 latched 在 这 部分 在 这 previous 时钟 是
这 last 输入 至 这 filter 结构. 这 数据 样本 在 这
filter 输入 当
shften 是 asserted, 将 是 这 next 数据
样本 在 这 向前 decimation path.
当 运行 这 FIR cells 作 二 独立 filters, FIR
一个 receives 输入 数据 通过 ina0-9 和 fir b receives 数据
从 也 ina0-9 或者 inb0-9 取决于 在 这 应用
(看 表格 1).
当 这 fir cells 是 configured 作 一个 单独的 扩展
长度 filter, 这 向前 和 反转 decimation paths 的 这
二 FIR cells 是 倾泻. 在 这个 模式, 数据 是 transferred
从 这 向前 decimation path 至 这 反转 decimation
path 用 这 数据 反馈 电路系统 在 fir b. 因此, 这
manner 在 这个 数据 是 读 在 这 反转 decimation
path 是 决定 用 fir b's configuration.当 这
decimation paths 是 倾泻, 数据 是 routed 通过 这
fourth 延迟 平台 在 fir 一个's 向前 path 至 fir b.
这 配置 的 这 FIR cells 作 甚至 或者 odd 长度 过滤
确定 这 要点 在 这 向前 decimation path 从
这个 数据 是 多路复用 至 这 数据 反馈 电路系统. 为
例子, 如果 这 fir cell 是 配置 作 一个 odd 长度 过滤,
数据 较早的 至 这 last 寄存器 在 这 第三 向前 decimation
平台 是 routed 至 这 反馈 电路系统. 如果 这 fir cell 是
配置 作 一个 甚至 长度 过滤, 数据 输出 从 这 第三
向前 decimation 平台 是 多路复用 至 这 反馈
电路系统. 这个 是 必需的 至 确保 恰当的 数据 排成直线 和
symmetric 过滤 coefficients (看 应用 examples).
ALUs
数据 shifting 通过 这 向前 和 反转 decimation
paths 喂养 这 “a” 和 “b” 输入 的 这 alus 各自.
这 alus 执行 一个 “b+a” 运作 如果 这 fir cell 是
configured 为 甚至 symmetric coefficients 或者 一个 “b-a”
运作 如果 configured 为 odd symmetric coefficients.
控制 文字 0, 位 5 是 使用 至 设置 这 alu 运作.
为 产品 在 这个 一个 前-增加 或者 减去 是 不 必需的,
这 “a” 或者 “b” 输入 能 是 zeroed 用 disabling
fwrd 或者
Rvrs 各自. 这个 有 这 效应 的 producing 一个 alu
输出 这个 是 也 “a”, “-a”, 或者 “b” 取决于 在 这 过滤
对称 选择. 为 例子, 如果 这 fir cell 是 配置
为 一个 甚至 symmetric 过滤 和
fwrd 低 和 Rvrs 高,
这 数据 shifting 通过 这 向前 decimation 寄存器
将 呈现 在 这 alu 输出.
表格 3 详细信息 这 ALU configurations, 在哪里 “a” 是 这 ALU
数据 输入 从 这 front decimation 延迟 寄存器 和 “b” 是
这 alu 数据 从 这 后面的 decimation 延迟 寄存器.
coefficient bank
这 输出 的 这 ALU 是 multiplied 用 一个 coefficient 从 一个
的 32 用户 可编程序的 coefficient sets. 各自 设置 组成
的 8 coefficients (4 coefficients 为 fir 一个 和 4 为 fir b).
csel0-4 是 使用 至 选择 一个 coefficient 设置 至 是 使用.
coefficient sets 将 是 切换 每 时钟 至 支持
polyphase filtering 行动.
这 coefficients 是 承载 在 在-板 寄存器 使用
这 微处理器 接口, cin0-9, a0-8, 和
wr. 各自
乘法器 在里面 这 fir cells 是 驱动 用 一个 coefficient bank
表格 3. alu 配置
ALU
输出 对称 FWD RVS 描述
a+b 0 (甚至) 0 0 甚至 号码 的 taps, 甚至
对称 (例子 1)
+b 0 (甚至) 0 1 甚至 对称
+a 0 (甚至) 1 0 甚至 对称
- 0 (甚至) 1 1 甚至 对称
b-一个 1 (odd) 0 0 甚至 号码 的 taps, odd
对称 (例子 2)
+b 1 (odd) 0 1 odd 对称
-一个 1 (odd) 1 0 odd 对称
- 1 (odd) 1 1 odd 对称
HSP43168
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