MAX3890
+3.3v, 2.5gbps, sdh/sonet 16:1 serializer
和 时钟 综合 和 lvds 输入
_______________________________________________________________________________________ 3
便条 1:
交流 特性 有保证的 用 设计 和 描绘.
便条 2:
建制 和 支撑 时间 是 相关的 至 这 rising 边缘 的 pclki+, 量过的 用 应用 一个 155.52mhz 差别的 并行的
时钟 和 上升/下降 时间 = 1ns (20% 至 80%). 看 图示 2.
便条 3:
为 f
RCLK
= 38.88mhz, 这 最小 涉及 时钟 振幅 是
≥
200mv.
(便条 2)
(便条 2)
图示 2
jitter 带宽 = 12khz 至 20mhz,
rclk 振幅 >
|
V
IDTH
|
(便条 3)
20% 至 80%
情况
ps700t
H
并行的 数据-支撑 时间
ps300t
SU
ghz2.488f
SCLK
串行 时钟 比率
并行的 数据 建制 时间
ns0 +4.0t
SKEW
pclko 至 pclki skew
ps
RMS
3
Φ
0
输出 jitter 一代 (sclko±)
ps120t
r,
t
F
pecl 差别的 输出 上升/下降
时间
UNITSMIN 典型值 MAXSYMBOLPARAMETER
交流 电的 特性
(v
CC
= +3.0v 至 +3.6v, 差别的 lvds 加载 = 100
Ω
±1%, pecl 负载 = 50
Ω
±1% 至 (v
CC
- 2v), cml 负载 = 50
Ω
±1% 至 v
CC
,
T
一个
= -40°c 至 +85°c, 除非 否则 指出. 典型 值 是 在 v
CC
= +3.3v, t
一个
= +25°c.) (便条 1)
mhz155.52f
PCLKI
并行的 输入 时钟 比率
20% 至 80%, f = 155.52mhz ns1.0
t
R
,
t
F
涉及 时钟 输入 (rclki)
上升/下降 时间
20% 至 80% ns1.0
t
R
,
t
F
并行的 时钟 输出 (pclko)
上升/下降 时间
sclko rising 边缘 至 sdo 边缘 ps110 290t
sclk-sd
串行 时钟 输出 (sclko) 至
串行-数据 输出 (sdo) 延迟
直流 电的 特性 (持续)
(v
CC
= +3.0v 至 +3.6v, 差别的 lvds 负载 = 100
Ω
±1%, pecl 负载 = 50
Ω
±1% 至 (v
CC
- 2v), cml 负载 = 50
Ω
±1% 至 v
cc,
T
一个
= -40°c 至 +85°c, 除非 否则 指出. 典型 值 是 在 v
CC
= +3.3v, t
一个
= +25°c.)
情况
µa-10 10I
IL
v0.8v
IL
输入 电压 低
µa-10 10I
IH
输入 电流 高
输入 电流 低
UNITSMIN 典型值 MAXSYMBOLPARAMETER
Ω
50R
O
单独的-结束 输出 阻抗
mV100 400
|
V
OD
|
差别的 输出 电压
clkset = 0 或者 v
CC
µA±500I
CLKSET
clkset 输入 电流
v2.0v
IH
输入 电压 高
ttl 输入
(sos)
程序编制 输入
(clkset)
电流 模式 逻辑 (cml) 输出
(slbo±)
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