80C188XL_集成电路资料查询网

80C186XL80C188XL
这 80C186XL 提供 一个 碎片 选择 为 低 memo-
ry called LCS
 这 bottom 的 记忆 包含 这
中断 vector table 开始 在 location 00000H
这 80C186XL 提供 四 MCS
线条 这个 是
起作用的 在里面 一个 用户-locatable 记忆 block 这个
块 能 是 located 在里面 这 80C186XL 1 Mbyte
记忆 地址 空间 独有的 的 这 areas de-
fined 用 UCS
和 LCS 两个都 这 根基 地址 和
大小 的 这个 记忆 块 是 programmable
这 80C186XL 能 发生 碎片 选择 为 向上 至
七 附带的 devices 这些 碎片 选择 是 交流-
tive 为 七 相接的 blocks 的 128 字节 在之上
一个 可编程序的 根基 address 这 根基 地址
将 是 located 在 也 记忆 或者 IO space
这 80C186XL 能 发生 一个 准备好 信号 inter-
nally 为 各自 的 这 记忆 或者 附带的 CS
lines
这 号码 的 WAIT states 至 是 inserted 为 各自
附带的 或者 记忆 是 可编程序的 至 提供
0–3 wait states 为 所有 accesses 至 这 范围 为
这个 这 碎片 选择 是 active 在 addition 这
80C186XL 将 是 编写程序 至 也 ignore ex-
ternal 准备好 为 各自 碎片-选择 范围 individually
或者 至 因素 外部 准备好 和 这 整体的
准备好 generator
在之上 RESET 这 碎片-selectready 逻辑 将 每-
表格 这 下列的 actions

所有 碎片-选择 输出 将 是 驱动 HIGH

在之上 leaving RESET 这 UCS 线条 将 是 pro-
grammed 至 提供 碎片 选择 至 一个 1K 块
和 这 accompanying 准备好 控制 位 设置 在
011 至 insert 3 wait states 在 conjunction 和 ex-
ternal 准备好 (ie UMCS resets 至 fffbh)

非 其它 碎片 选择 或者 准备好 控制 寄存器
有 任何 predefined 值 之后 RESET 它们
将 不 变为 起作用的 直到 这 CPU accesses
它们的 控制 registers
DMA 单位
这 80C186XL DMA 控制 提供 二 inde-
pendent 高-速 DMA channels 数据 transfers
能 出现 在 记忆 和 IO spaces (eg
记忆 至 io) 或者 在里面 这 一样 空间 (eg
记忆 至 记忆 或者 IO 至 io) 数据 能 是
transferred 也 在 字节 (8 位) 或者 在 words (16
位) 至 或者 从 甚至 或者 odd addresses
NOTE
仅有的 字节 transfers 是 可能 在 这 80C188XL
各自 DMA 频道 维持 两个都 一个 20-位 源
和 destination pointer 这个 能 是 optionally 在-
cremented 或者 decremented 之后 各自 数据 转移
(用 一个 或者 二 取决于 在 字节 或者 文字 transfers)
各自 数据 转移 消费 2 总线 循环 (一个 迷你-
mum 的 8 clocks) 一个 循环 至 fetch 数据 和 这
其它 至 store data
TimerCounter 单位
这 80C186XL 提供 三 内部的 16-位 pro-
grammable timers 二 的 这些 是 高级地 有伸缩性的
和 是 连接 至 四 外部 管脚 (2 每 计时器)
它们 能 是 使用 至 计数 外部 events 时间 ex-
ternal events 发生 nonrepetitive waveforms
etc 这 第三 计时器 是 不 连接 至 任何 外部
pins 和 是 有用的 为 real-时间 编码 和 时间 de-
lay applications 在 addition 这 第三 计时器 能 是
使用 作 一个 预分频器 至 这 其它 two 或者 作 一个 DMA
要求 source
中断 控制 单位
这 80C186XL 能 receive 中断 从 一个 号码
的 sources 两个都 内部的 和 external 这
80C186XL 有 5 外部 和 2 内部的 中断
来源 (timercouners 和 dma) 这 内部的 在-
terrupt 控制 serves 至 merge 这些 requests 在
一个 priority basis 为 单独的 维护 用 这 CPU
增强 模式 运作
在 兼容 模式 这 80C186XL 运作 和 所有
这 特性 的 这 NMOS 80186 和 这 例外
的 8087 支持 (ie 非 math coprocessing 是 possi-
ble 在 兼容 模式) queue-状态 信息
是 安静的 有 为 设计 目的 其它 比 8087
support
所有 这 增强 模式 特性 是 完全地
masked 当 在 兼容 Mode 一个 写 至 任何 的
这 增强 模式 寄存器 将 有 非 effect
当 一个 读 将 不 返回 任何 有效的 data
在 增强 Mode 这 80C186XL 将 运作 和
电源-save DRAM refresh 和 numerics coproc-
essor 支持 (80c186xl 仅有的) 在 增加 至 所有 这
兼容 模式 features
如果 连接 至 一个 math coprocessor (80c186xl
仅有的) 这个 模式 将 是 invoked automatically 和-
输出 一个 NPX 这个 模式 能 是 entered 用 tying 这
重置 输出 信号 从 这 80C186XL 至 这
测试
BUSY input
queue-状态 模式
这 queue-状态 模式 是 entered 用 strapping 这
RD
管脚 low RD 是 抽样 在 重置 和 如果 LOW
这 80C186XL 将 reconfigure 这 ALE 和 WR
管脚
至 是 QS0 和 QS1 respectively 这个 模式 是 avail-
能 在 这 80C186XL 在 两个都 兼容 和 en-
hanced Modes
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80C186XL80C188XL 这 80C186XL 提供一个碎片选择为低 memo- ry called LCS  这 bottom 的记忆包含这中断 vector table 开始在 location 00000H 这 80C186XL 提供四 MCS 线条这个是起作用的在里面一个用户-locatable 记忆 block 这个块能是 located 在里面这 80C186XL 1 Mbyte 记忆地址空间独有的的这 areas de- fined 用 UCS 和 LCS 两个都这根基地址和大小的这个记忆块是 programmable 这 80C186XL 能发生碎片选择为向上至七附带的 devices 这些碎片选择是交流- tive 为七相接的 blocks 的 128 字节在之上一个可编程序的根基 address 这根基地址将是 located 在也记忆或者 IO space 这 80C186XL 能发生一个准备好信号 inter- nally 为各自的这记忆或者附带的 CS lines 这号码的 WAIT states 至是 inserted 为各自附带的或者记忆是可编程序的至提供 0–3 wait states 为所有 accesses 至这范围为这个这碎片选择是 active 在 addition 这 80C186XL 将是编写程序至也 ignore ex- ternal 准备好为各自碎片-选择范围 individually 或者至因素外部准备好和这整体的准备好 generator 在之上 RESET 这碎片-selectready 逻辑将每- 表格这下列的 actions  所有碎片-选择输出将是驱动 HIGH  在之上 leaving RESET 这 UCS 线条将是 pro- grammed 至提供碎片选择至一个 1K 块和这 accompanying 准备好控制位设置在 011 至 insert 3 wait states 在 conjunction 和 ex- ternal 准备好 (ie UMCS resets 至 fffbh)  非其它碎片选择或者准备好控制寄存器有任何 predefined 值之后 RESET 它们将不变为起作用的直到这 CPU accesses 它们的控制 registers DMA 单位这 80C186XL DMA 控制提供二 inde- pendent 高-速 DMA channels 数据 transfers 能出现在记忆和 IO spaces (eg 记忆至 io) 或者在里面这一样空间 (eg 记忆至记忆或者 IO 至 io) 数据能是 transferred 也在字节 (8 位) 或者在 words (16 位) 至或者从甚至或者 odd addresses NOTE 仅有的字节 transfers 是可能在这 80C188XL 各自 DMA 频道维持两个都一个 20-位源和 destination pointer 这个能是 optionally 在- cremented 或者 decremented 之后各自数据转移 (用一个或者二取决于在字节或者文字 transfers) 各自数据转移消费 2 总线循环 (一个迷你- mum 的 8 clocks) 一个循环至 fetch 数据和这其它至 store data TimerCounter 单位这 80C186XL 提供三内部的 16-位 pro- grammable timers 二的这些是高级地有伸缩性的和是连接至四外部管脚 (2 每计时器) 它们能是使用至计数外部 events 时间 ex- ternal events 发生 nonrepetitive waveforms etc 这第三计时器是不连接至任何外部 pins 和是有用的为 real-时间编码和时间 de- lay applications 在 addition 这第三计时器能是使用作一个预分频器至这其它 two 或者作一个 DMA 要求 source 中断控制单位这 80C186XL 能 receive 中断从一个号码的 sources 两个都内部的和 external 这 80C186XL 有 5 外部和 2 内部的中断来源 (timercouners 和 dma) 这内部的在- terrupt 控制 serves 至 merge 这些 requests 在一个 priority basis 为单独的维护用这 CPU 增强模式运作在兼容模式这 80C186XL 运作和所有这特性的这 NMOS 80186 和这例外的 8087 支持 (ie 非 math coprocessing 是 possi- ble 在兼容模式) queue-状态信息是安静的有为设计目的其它比 8087 support 所有这增强模式特性是完全地 masked 当在兼容 Mode 一个写至任何的这增强模式寄存器将有非 effect 当一个读将不返回任何有效的 data 在增强 Mode 这 80C186XL 将运作和电源-save DRAM refresh 和 numerics coproc- essor 支持 (80c186xl 仅有的) 在增加至所有这兼容模式 features 如果连接至一个 math coprocessor (80c186xl 仅有的) 这个模式将是 invoked automatically 和- 输出一个 NPX 这个模式能是 entered 用 tying 这重置输出信号从这 80C186XL 至这测试 BUSY input queue-状态模式这 queue-状态模式是 entered 用 strapping 这 RD 管脚 low RD 是抽样在重置和如果 LOW 这 80C186XL 将 reconfigure 这 ALE 和 WR 管脚至是 QS0 和 QS1 respectively 这个模式是 avail- 能在这 80C186XL 在两个都兼容和 en- hanced Modes 6 6

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