W207B
初步的
3
Overview
这 w207b 是 一个 展开 spectrum 系统 定时 发生器 de-
signed 至 支持 sis540 和 630 核心 逻辑 碎片 sets. 它 是 一个
高级地 整体的 设备, 供应 时钟 输出 为 cpu, 核心
逻辑, 超级的 i/o, pci, 和 向上 至 三 sdram dimms.
函数的 描述
i/o 管脚 运作
管脚 2, 7, 8, 25, 和 26 是 dual-purpose l/o pins.
在之上 电源-向上 各自 i/o 管脚 acts 作 一个 逻辑 输入, 准许 这
determination 的 assigned 设备 功能. 一个 短的 时间 之后
电源-向上, 这 逻辑 状态 的 各自 管脚 是 latched 和 各自 管脚
然后 变为 一个 时钟 输出. 这个 特性 减少 设备 管脚
计数 用 结合 时钟 输出 和 输入 选择 管脚.
一个 外部 10-k
Ω
“
strapping
”
电阻 是 连接 在
各自 l/o 管脚 和 地面 或者 v
DDQ3
. 连接 至 地面 sets
一个
“
0
”
位, 连接 至 v
DDQ3
sets 一个
“
1
”
位.
图示 1
和
图示
2
显示 二 建议的 方法 为 strapping 电阻 connec-
tion.
在之上 w207b 电源-向上, 这 第一 2 ms 的 运作 是 使用 为
输入 逻辑 选择. 在 这个 时期, 各自 时钟 输出 buff-
er 是 三-陈述, 准许 这 输出 strapping 电阻 在
各自 l/o 管脚 至 拉 这 管脚 和 它的 有关联的 电容的 时钟
加载 至 也 一个 逻辑 高 或者 低 状态. 在 这 终止 的 这 2-
ms 时期, 这 established 逻辑 0 或者 1 情况 的 各自 l/o 管脚
是 然后 latched. next 这 输出 缓存区 是 使能, converting
所有 l/o 管脚 在 运行 时钟 输出. 这 2-ms 计时器 开始
当 v
DDQ3
reaches 2.0v. 这 输入 位 能 仅有的 是 重置 用
turning v
DDQ3
止 和 然后 后面的 在 又一次.
它 应当 是 指出 那 这 strapping 电阻器 有 非 signifi-
cant 效应 在 时钟 输出 信号 integrity. 这 驱动 imped-
ance 的 这 时钟 输出 是 < 40
Ω
(名义上的) 这个 是 minimally
影响 用 这 10-k
Ω
strap 至 地面 或者 v
DDQ3
. 作 和 这
序列 末端 电阻, 这 输出 strapping 电阻 应当
是 放置 作 关闭 至 这 l/o 管脚 作 可能 在 顺序 至 保持
这 interconnecting 查出 短的. 这 查出 从 这 电阻 至
地面 或者 v
DDQ3
应当 是 保持 较少 比 二 英寸 在 长度
至 阻止 系统 噪音 连接 在 输入 逻辑 抽样.
当 各自 时钟 输出 是 使能 下列的 这 2-ms 输入
时期, 目标 (正常的) 输出 频率 是 delivered 假设
那 v
DDQ3
有 stabilized. 如果 v
DDQ3
有 不 还 reached 全部
值, 输出 频率 initially 将 是 在下 目标 但是 将
增加 至 目标 once v
DDQ3
电压 有 stabilized. 在 也
情况, 一个 短的 输出 时钟 循环 将 是 生产 从 这
cpu 时钟 输出 当 这 输出 是 使能.
电源-在
重置
计时器
输出 三-状态
数据
获得
支撑
QD
W207B
V
DD
时钟 加载
10 k
Ω
输出
缓存区
(加载 选项 1)
10 k
Ω
(加载 选项 0)
输出
低
输出 strapping 电阻
序列 末端 电阻
图示 1. 选择 通过 电阻 加载 选项
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