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资料编号:1094399
 
资料名称:XC2VP20
 
文件大小: 2744749K
   
说明
 
介绍:
IC,FPGA,20880-CELL,CMOS,BGA,896PIN,PLASTIC
 
 


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http://www.xilinx.com/legal.htm
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所有 其它 商标 和 注册 商标 是 这 所有物 的 它们的 各自的 所有权人. 所有 规格 是 主题 至 change 没有 注意.
ds083-1 (v3.0) 12月 10, 2003
www.xilinx.com
1
产品 规格
1-800-255-7778
`
summary 的 virtex-ii pro 特性
高-效能 platform fpga 解决方案, 包含
- 向上 至 twenty-四 rocketio™ embedded
multi-gigabit transceivers
- 向上 至 四 ibm
®
PowerPC
®
risc 处理器 blocks
为基础 在 virtex™-ii platform fpga 技术
- 有伸缩性的 逻辑 resources
- sram-为基础 在-系统 配置
- 起作用的 interconnect 技术
- selectram™+ 记忆 hierarchy
- 专心致志的 18-位 x 18-位 乘法器 blocks
- 高-效能 时钟 管理 电路系统
- selecti/o™-过激 技术
virtex-ii pro 家族 members 和 resources 是 显示 在
表格 1.
rocketio transceiver 特性
全部-duplex 串行 transceiver (serdes) 有能力 的
120 gb/s duplex 数据 比率 (24 途径)
大而单一的 时钟 综合 和 时钟 恢复 (cdr)
fibre 频道, 10g fibre 频道, gigabit ethernet,
10 gb attachment 单位 接口 (xaui), 和
infiniband-一致的 transceivers
8-, 16-, 或者 32-位 可选择的 内部的 fpga 接口
8B /10b encoder 和 解码器 (optional)
•50
/75
在-碎片 可选择的 transmit 和 receive
Terminations
可编程序的 comma 发现
频道 使牢固结合 支持 (从 2 至 24 途径)
比率 相一致 通过 嵌入/deletion characters
四 水平 的 可选择的 前-emphasis
five 水平 的 输出 差别的 电压
每-频道 内部的 loopback 模式
2.5v transceiver 供应 电压
0
8
virtex-ii pro™ platform fpgas:
介绍 和 overview
ds083-1 (v3.0) 12月 10, 2003
00
产品 规格
R
表格 1:
virtex-ii Pro
fpga 家族 members
设备
RocketIO
Transceiver
Blocks
PowerPC
处理器
Blocks
逻辑
Cells
(1)
CLB
(1 = 4 slices =
最大值 128 位)
18 X 18 位
乘法器
Blocks
块 selectram+
DCMs
最大
用户
i/o 焊盘Slices
最大值 distr
内存 (kb)
18 Kb
Blocks
最大值 块
内存 (kb)
XC2VP2 4 0 3,168 1,408 44 12 12 216 4 204
XC2VP4 4 1 6,768 3,008 94 28 28 504 4 348
XC2VP7 8 1 11,088 4,928 154 44 44 792 4 396
XC2VP20 8 2 20,880 9,280 290 88 88 1,584 8 564
XC2VP30 8 2 30,816 13,696 428 136 136 2,448 8 644
XC2VP40 0
(2)
或者 12 2 43,632 19,392 606 192 192 3,456 8 804
XC2VP50 0
(2)
或者 16 2 53,136 23,616 738 232 232 4,176 8 852
XC2VP70 16 或者 20 2 74,448 33,088 1,034 328 328 5,904 8 996
XC2VP100 0
(2)
或者 20 2 99,216 44,096 1,378 444 444 7,992 12 1,164
XC2VP125
0
(2)
, 20, 或者 24
4 125,136 55,616 1,738 556 556 10,008 12 1,200
注释:
1. 逻辑 cell = (1) 4-输入 lut + (1)ff + carry 逻辑
2. 这些 设备 能 是 ordered 在 一个 配置 没有 rocketio transceivers. 看表格 3为 包装 配置.
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