virtex-ii pro™ platform fpgas: 介绍 和 overview
R
ds083-1 (v3.0) 12月 10, 2003
www.xilinx.com
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产品 规格
1-800-255-7778
Architecture
virtex-ii pro 排列 overview
virtex-ii pro 设备 是 用户-可编程序的 门 arrays
和 各种各样的 configurable elements 和 embedded blocks
优化 为 高-密度 和 高-效能 系统
设计. virtex-ii pro 设备 执行 这 下列的 func-
tionality:
• embedded 高-速 串行 transceivers 使能 数据
位 比率 向上 至 3.125 gb/s 每 频道.
• embedded ibm powerpc 405 risc 处理器 blocks
提供 效能 的 300+ mhz.
• selectio-过激 blocks 提供 这 接口 在
包装 管脚 和 这 内部的 configurable 逻辑. 大多数
popular 和 leading-边缘 i/o standards 是 supported
用 这 可编程序的 iobs.
• configurable 逻辑 blocks (clbs) 提供 函数的
elements 为 combinatorial 和 同步的 逻辑,
包含 基本 存储 elements. bufts (3-状态
缓存区) 有关联的 和 各自 clb 元素 驱动
专心致志的 segmentable horizontal routing resources.
• 块 selectram+ 记忆 modules 提供 大
18 kb 存储 elements 的 真实 双-端口 内存.
• embedded 乘法器 blocks 是 18-位 x 18-位
专心致志的 multipliers.
• 数字的 时钟 manager (dcm) blocks 提供
自-标定, 全部地 数字的 解决方案 为 时钟
分发 延迟 补偿, 时钟 multiplication
和 分隔, 和 coarse- 和 fine-grained 时钟 阶段
shifting.
一个 新 一代 的 可编程序的 routing resources
called 起作用的 interconnect 技术 interconnects 所有 的
这些 elements. 这 一般 routing 矩阵变换 (grm) 是 一个
排列 的 routing switches. 各自 可编程序的 元素 是
系 至 一个 转变 矩阵变换, 准许 多样的 连接 至 这
一般 routing 矩阵变换. 这 整体的 可编程序的 intercon-
nection 是 hierarchical 和 设计 至 支持 高-速
设计.
所有 可编程序的 elements, 包含 这 routing
resources, 是 控制 用 值 贮存 在 静态的 记忆
cells. 这些 值 是 承载 在 这 记忆 cells 在
配置 和 能 是 reloaded 至 改变 这 功能
的 这 可编程序的 elements.
virtex-ii pro 特性
这个 部分 briefly describes virtex-ii pro 特性. 为
更多 详细信息, 谈及 至virtex-ii pro™ platform fpgas: func-
tional 描述.
rocketio multi-gigabit transceivers
这 rocketio multi-gigabit transceiver, 为基础 在 mind-
速’s skyrail 技术, 是 一个 有伸缩性的 并行的-至-串行
和 串行-至-并行的 embedded transceiver 使用 为
高-带宽 interconnection 在 buses, 后面的-
平面, 或者 其它 subsystems.
多样的 用户 instantiations 在 一个 fpga 是 可能, provid-
ing 向上 至 120 gb/s 的 全部-duplex raw 数据 转移. 各自
频道 能 是 运作 在 一个 最大 数据 转移 比率 的
3.125 gb/s.
各自 rocketio transceiver 实现:
• serializer 和 deserializer (serdes)
• 大而单一的 时钟 综合 和 时钟 恢复 (cdr)
• fibre 频道, 10g fibre 频道, gigabit ethernet,
xaui, 和 infiniband-一致的 transceivers
• 8-, 16-, 或者 32-位 可选择的 fpga 接口
• 8B/10b encoder 和 解码器 和 bypassing 选项 在
各自 频道
• 频道 使牢固结合 支持 (2 至 24 途径)
- elastic 缓存区 为 inter-碎片 deskewing 和
频道-至-频道 排成直线
• 接受者 时钟 恢复 容忍 的 向上 至
75 非-transitioning 位
•50
Ω
/75
Ω
在-碎片 可选择的 transmit 和 receive
terminations
• 可编程序的 comma 发现
• 比率 相一致 通过 嵌入/deletion characters
• 自动 锁-至-涉及 函数
• optional transmit 和 receive 数据 倒置
• 四 水平 的 前-emphasis 支持
• 每-频道 串行 和 并行的 传输者-至-接受者
内部的 loopback 模式
• cyclic 多余 审查 (crc) 支持
powerpc 405 处理器 块
这 ppc405 risc cpu 能 execute 说明 在 一个 sus-
tained 比率 的 一个 操作指南 每 循环. 在-碎片 操作指南
和 数据 cache 减少 设计 complexity 和 改进 sys-
tem throughput.
这 ppc405 特性 包含:
• powerpc risc cpu
- 实现 这 powerpc 用户 操作指南 设置
architecture (uisa) 和 extensions 为 embedded
产品
- thirty-二 32-位 一般 目的 寄存器 (gprs)
- 静态的 branch prediction
- five-平台 pipeline 和 单独的-循环 执行 的
大多数 说明, 包含 负载/stores
- unaligned 和 排整齐 加载/store 支持 至 cache,
主要的 记忆, 和 在-碎片 记忆
- 硬件 乘以/分隔 为 faster integer
arithmetic (4-循环 乘以, 35-循环 分隔)
- 增强 string 和 多样的-文字 处理
- big/little endian 运作 支持
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