描述
这 hynix hy5du56422bt ,hy5du56822bt 是 一个 268,435,456-位cmos 翻倍 数据 比率(ddr) 同步的 dram,
ideally suited 为 这 主要的 记忆 产品 which 需要 大 记忆 密度 和 高 带宽.
这 hynix 256mb ddr sdrams 提供 全部地 同步的 operations 关联 至 两个都 rising 和 下落 edges 的 这
时钟. 当 所有 地址 和 控制 输入 是 latched 在 the rising edges 的 这 ck (falling edges 的 这 /ck), 数据,
数据 strobes 和 写 数据 masks 输入 是 抽样 在 两个都rising 和 下落 edges 的它. 这 数据 paths 是 inter-
nally pipelined 和 2-位 prefetched 至达到 非常 高 带宽. 所有 输入和 输出 电压 水平 是 兼容
和 sstl_2.
特性
初步的
rev. 0.4 / 8月. 2003 3
hy5du56422bt-d4/d43
hy5du56822bt-d4/d43
•V
DD
/v
DDQ
= 2.5 ~ 2.7v
• 所有 输入 和 输出 是 兼容 和 sstl_2
接口
• 全部地 差别的 时钟 输入 (ck, /ck) 运作
• 翻倍 数据 比率 接口
• 源 同步的 - 数据 transaction 排整齐 至
双向的 数据 strobe (dqs)
• x16 设备 有 二 bytewide 数据 strobes (udqs,
ldqs) 每 各自 x8 i/o
• 数据 输出 在 dqs edges 当 读 (edged dq)
数据 输入 在 dqs centers 当 写 (集中
dq)
• 在 碎片 dll 排整齐 dq 和 dqs 转变 和 ck
转变
• dm 掩饰 写 数据-在 在 这 两个都 rising 和 下落
edges 的 这 数据 strobe
• 所有 地址 和 控制 输入 除了 数据, 数据
strobes 和 数据 masks latched 在 这 rising edges
的 这 时钟
• cas latency 3 supported
• 可编程序的 burst 长度 2 / 4 / 8 和 两个都
sequential 和 interleave 模式
• 内部的 四 bank 行动和 单独的 搏动
/ras
• tras 锁-输出 函数 supported
• 自动 refresh 和 自 refresh supported
• 8192 refresh 循环 / 64ms
• 电子元件工业联合会 标准 400mil 66pin tsop-ii 和 0.65mm
管脚 程度
• 全部 和 half 力量 驱动器 选项 控制 用
EMRS
订货 信息
* 便条 : d 的 速 indicates ddr400.
部分 非. 配置 包装
hy5du56822bt-d* 64Mx4 400mil
66pin
tsop-ii
hy5du56822bt-d* 32Mx8
运行 频率
等级 CL3
Remark
(cl-trcd-trp)
- d4 200MHz ddr400 (3-4-4)
- d43 200MHz ddr400 (3-3-3)
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