Bank
号码
vref bank 管脚 名字/函数 optional 函数(s) 配置
函数
F484 B672 F672 F780 dqs 为 x16 dqs 为 x32
DIFFIO
速 (1)
管脚 信息 为 这 stratix™ ep1s20 设备, ver 3.6
(便条 2)
B12 vcc_pll6_outb AB16
B11 vcc_pll6_outa AC14
B11 vcc_pll6_outa U13 AE13 AE13
vcca_pll6 T12 AD14 AD14 AG14
地
gnda_pll6 U12 AC14 AC14 AF14
vccg_pll6 U11 AD13 AD13 AA13
gndg_pll6 T11 AE14 AE14 AB14
B7 VREF0B7 CLK7p AA11 AE15 AE15 W13
B7 VREF0B7 IO CLK7n Y13
B7 VREF0B7 CLK6p AB11 AF15 AF15 AD14
B7 VREF0B7 IO CLK6n AE14
B7 VREF0B7 nCE nCE R11 Y14 Y14 AB13
B7 VREF0B7 nCEO nCEO P11 W14 W14 AC13
B7 VREF0B7 IO V11
B7 VREF0B7 IO Y11
B7 VREF0B7 IO PGM0 N10 W15 W15 W12
B7 VREF0B7 nio_pullup nio_pullup N9 AA15 AA15 Y12
B7 VREF0B7 VCCSEL VCCSEL R10 Y15 Y15 AA12
B7 VREF0B7 PORSEL PORSEL U10 W16 W16 AC12
B7 VREF0B7 IO init_完毕 P10 AC15 AC15 W11
B7 VREF0B7 IO DQ4B7 V12 AD13
B7 VREF0B7 IO DQ4B6 V11 AE13
B7 VREF0B7 IO nRS T10 Y16 Y16 AC11
B7 VREF0B7 IO DQ4B5 W11 AF13
B7 VREF0B7 IO DQ4B4 Y11 AD12
B7 VREF0B7 VREF0B7 R9 AB15 AB15 AD11
B7 VREF0B7 IO DQ4B3 V10 AG13
B7 VREF0B7 IO RUnLU P9 AD15 AD15 W10
B7 VREF0B7 IO DQS4B W10 AH13
pt-ep1s20-3.6
版权 © 2006 altera corp.
管脚 列表
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