飞利浦 半导体 产品 数据
PCA9504Aglue 碎片 4
2004 将 11
4
管脚 描述 持续
管脚(s) 标识 函数
50 3I vsync_3v vsynch 输入 从 chipset video
51 5O hsync_5v hsynch 输出 至 监控
52 5O vsync_5v vsynch 输出 至 监控
53 AI V
CCP
_vref 相似物 电压 涉及 为 determining init/a20m 输入 thresh-
olds
54 3iv/3o STRAP strapping 选项 为 gp 或者 完全齐平 模式 (内部的 拉-向上 电阻)
便条 1
55 5I gp3_在 generic 逻辑 门 3 输入
56 5v od gp3_输出 generic 逻辑 门 3 输出
便条:
1. 这 管脚 是 内部 牵引的 向上 至 default 至 完全齐平 模式.
类型
描述
3I 3.3 v 输入 信号
3IU 3.3 v 输入 信号 和 内部的 拉-向上
5I 5 v 输入 信号
5IU 5 v 输入 信号 和 内部的 拉-向上
5ID 5 v 输入 信号 和 内部的 拉-向下
P 电源 (输入)
G 地面 (输入)
3O 3.3 v 输出 信号
5O 5 v 输出 信号
3v od 3.3 v 打开-流 输出 信号
5v od 5 v 打开-流 输出 信号
AO 相似物 输出
AI 相似物 输入
3IOD 3.3 v 输入/输出 打开-流
5IOD 5 v 输入/输出 打开-流
REFL 输入 电压 水平 关联 至 v
CCP
_vref
函数 tables
strapping 选择 管脚
strap (管脚 54)
1
模式
1
管脚 名字 &放大; (管脚 号码)
1 非 连接 完全齐平 gpo_完全齐平_cache (4)
1 非 连接 完全齐平 a20m (5)
1 非 连接 完全齐平 init (6)
1 非 连接 完全齐平 完全齐平_输出_cpu (7)
1 非 连接 完全齐平 init_输出 (8)
0 地 GP gp2_在 (4)
0 地 GP gp1_inb (5)
0 地 GP gp1_ina (6)
0 地 GP gp1_输出 (7)
0 地 GP gp2_输出 (8)
便条:
1. 这 管脚 是 内部 牵引的 向上 至 default 至 完全齐平 模式.
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