rev. b
–6–
AD7008
AD7008
寄存器
和
控制
逻辑
32
12
20
32
12
阶段
ACCUMULATOR
accum 重置
睡眠
am 使能
阶段
SUMMATION
12
SIN
COS
只读存储器
10
10
10
10
DAC
10
sin/cos
SUMMATION
11 pipeline 延迟
13 pipeline 延迟
9:0
19:10
iout/
IOUT
14 pipeline 延迟
图示 7. ad7008 cmos dds modulator (看 表格 i)
CS
(27)
d0-d15
(19-26, 8-15)
tc0-tc3
ACCUMULATOR
重置
CLK
D
Q
x
6
DQ
x
6
D
Q
x
6
DQ
x
6
DQ
x
6
通过
1
0
x
6
CLK
加载 (36)
fsel (31)
(32-35)
DQ DQ DQ
CLK
重置 (38)
重置 同步
转移 控制 (tc) 寄存器
CLK
D
Q
x
5
TC0
TC1
加载
TC3
TC2
D
Q
TC3
TC2
0
1
2
3
4
S
E
0
1
2
3
2
3
4
D
Q
x
20
E
freq 0
freq 1
频率
寄存器
阶段 寄存器
D
Q
x
12
E
CLK
D
Q
x
32
E
iq mod 寄存器
1
0
x
32
至 阶段
SUMMATION
至 sin/cos
SUMMATION
至 阶段
ACCUMULATOR
CLK
CLK
CLK
32
32
12
10
转移 decode
FSELECT
时钟 (30)
x
5
d flip-flops 是 主控 从动装置,
闭锁 数据 在 clk rising 边缘.
CLK
1
0
x
24
WR
(16)
sclk (41)
sdata (42)
睡眠 (37)
15:0 23:8
15:8 7:0
23:0
7:0
D
Q
x
32
32-位 串行
组装 寄存器
32-位 并行的
组装 寄存器
DQ
x
32
寄存器
MUX
31:0
31:0
DQ
x
4
DQ
CLK
3:0
1
0
x
32
DQ
D1
D2
总线 模式
synchro 逻辑
D0
D3
DQ
DQ
CLK
am 使能
睡眠
command 寄存器
CLK
CLK
通过 flip-flops 是 transparent
当 这 时钟 是 低.
CLK
0
1
31:8
D
Q
x
32
E
5
6
图示 8. ad7008 寄存器 和 控制 逻辑
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