rev. b
AD9884A
–9–
控制 寄存器 编排
这 ad9884a 是 initialized 和 控制 用 一个 设置 的 寄存器
那 决定 这 运行 模式. 一个 外部 控制 是
运用 至 写 和 读 这 控制 寄存器 通过 这
2-线条 串行 接口 端口.
表格 ii. 控制 寄存器 编排
Reg 位 Default Mnemonic 函数
pll 分隔物 控制
00 7–0 01101001 PLLDIVM pll 分隔 比率 msbs
01 7–4 1101
••••
PLLDIVL pll 分隔 比率 lsbs
01 3–0
••••
0000 保留, 设置 至 零
输入 增益
02 7–0 10000000 REDGAIN red 频道 增益 调整
03 7–0 10000000 GRNGAIN 绿色 频道 增益 adjust
04 7–0 10000000 BLUGAIN 蓝 频道 增益 调整
输入 补偿
05 7–2 100000
••
REDOFST red 频道 补偿 调整
05 1–0
••••••
00 保留, 设置 至 零
06 7–2 100000
••
GRNOFST 绿色 频道 补偿 调整
06 1–0
••••••
00 保留, 设置 至 零
07 7–2 100000
••
BLUOFST 蓝 频道 补偿 调整
07 1–0
••••••
00 保留, 设置 至 零
clamp 定时
08 7–0 10000000 CLPLACE clamp placement
09 7–0 10000000 CLDUR clamp 持续时间
一般 控制 1
0A 7 1
•••••••
DEMUX 输出 端口 选择
0A 6
•
1
••••••
PAR 输出 定时 选择
0A 5
••
1
•••••
HSPOL hsync 极性
0A 4
•••
1
••••
CSTPOL coast 极性
0A 3
••••
0
•••
EXTCLMP clamp 信号 源
0A 2
•••••
1
••
CLAMPOL clamp 信号 极性
0A 1
••••••
0
•
EXTCLK 外部 时钟 选择
0A 0
•••••••
0 保留, 设置 至 零
时钟 发生器 控制
0B 7–3 10000
•••
阶段 时钟 阶段 调整
0B 2–0
•••••
000 保留, 设置 至 零
0C 7 0
•••••••
保留, 设置 至 零
0C 6–5
•
01
•••••
VCORNGE vco 范围 选择
0C 4–2
•••
001
••
电流 承担 打气 电流
0C 1–0
••••••
00 保留, 设置 至 零
一般 控制 2
0D 7–5 000
•••••
保留, 设置 至 零
0D 4
•••
0
••••
OUTPHASE Output 端口 阶段
0D 3–1
••••
000
•
REVID 消逝 修订 id
0D 0
•••••••
0 保留, 设置 至 零
0E 7–0 00000000 保留, 设置 至 零
表格 iii. default 寄存器 值
Reg 值 Reg 值
00 01101001 69h 08 10000000 80h
01 1101 0000 D0h 09 10000000 80h
02 10000000 80h 0A 11110100 F4h
03 10000000 80h 0B 10000 000 80h
04 10000000 80h 0C 0 01 001 00 24h
05 100000 00 80h 0D 00000000 00h
06 100000 00 80h 0E 0000xxx0 0xh
07 100000 00 80h 0F 00000000 00h
控制 寄存器 detail
pll 分隔物 控制
00 7–0 PLLDIVM pll 分隔 比率 msbs
这 第八 大多数 重大的 位 的 这 12-位 pll 分隔 比率
plldiv.
这 运算的 分隔 比率 是 plldiv
+ 1.
这 pll derives 一个 主控 时钟 从 一个 新当选的 hsync
信号. 这 主控 时钟 频率 是 然后 分隔 用 一个 integer
值, 和 这 分隔物’s 输出 是 阶段-锁 至 hsync. 这个
plldiv 值 确定 这 号码 的 pixel 时间 (pixels
加 horizontal blanking overhead) 每 线条. 这个 是 典型地
20% 至 30% 更多 比 这 号码 的起作用的 pixels 在 这 显示.
这 12-位 值 的 plldiv 支持 分隔 ratios 从 2 至
4095. 这 高等级的 这 值 承载 在 这个 寄存器, 这 高等级的
这结果 时钟 频率 和 遵守 至 一个 fixed hsync
频率.
vesa 有 established 一些 标准 定时 规格,
这个 将 assist 在 determining 这 值 为 plldiv 作 一个
函数 的 horizontal 和 vertical 显示 决议 和 框架
比率 (表格 vii). 不管怎样, 许多 计算机 系统 做 不
遵从 precisely 至 这 recommendations, 和 这些 号码
应当 是 使用 仅有的 作 一个 手册. 这 显示 系统 manufac-
turer 应当 提供 自动 或者 手工的 意思 为 optimizing
plldiv. 一个 incorrectly 设置 plldiv 将 通常地 生产 一个
或者 更多 vertical 噪音 bars 在 这 显示. 这 更好 这 错误,
这 更好 这 号码 的 bars 生产.
这 电源-向上 default 值 的 plldiv 是 1693 (plldivm =
69h, plldivl = dxh).
01 7–4 PLLDIVL pll 分隔 比率 lsbs
这 四 least 重大的 位 的 这 12-位 pll 分隔 比率
PLLDIV
. 这 运算的 分隔 比率 是 plldiv
+ 1.
这 电源-向上 default 值 的 plldiv 是 1693 (plldivm =
69h, plldivl = dxh).
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