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CY22381
文档 #: 38-07012 rev. *d 页 3 的 8
电容 interacts 和 加载, 偏差, 供应, 和 温度
改变. 非-直线的 (场效应晶体管 门)结晶 加载 电容 应当
不 是 使用 为 mpeg, pots dial 声调, communications, 或者
其它 产品 那 是 敏感的 至 绝对 频率
(所需的)东西.
这 值 的 这 加载 电容 是 决定 用 六 位 在 一个
可编程序的 寄存器. 这 加载 电容 能 是 设置 和
一个 决议 的 0.375 pf 为 一个 总的 结晶 加载 范围 的 6 pF
至 30 pf.
为 驱动 时钟 输入 这 输入 加载 电容 将 是
完全地 绕过. 这个 使能 这 时钟 碎片 至 接受
驱动 频率 输入 向上 至 166 mhz. 如果 这 应用
需要 一个 驱动 输入, 然后 xtalout 必须 是 left floating.
输出 配置
下面 正常的 运作 那里 是 四 内部的 频率
来源 那 将 是 routed 通过 一个 可编程序的 crosspoint
转变 至 任何 的 这 三 输出 通过 可编程序的 七-位
输出 dividers. 这 四 源s 是: 涉及, pll1, pll2,
和 pll3. 这 下列的 是 一个 描述 的 各自 输出.
clka’s 输出 originates 从这 crosspoint 转变 和 变得
通过 一个 可编程序的 七-位 邮递 分隔物. 这 七-位
邮递 分隔物 derives 它的 值 从 一个 的 二 可编程序的
寄存器 控制 用 fs.
clkb’s 输出 originates 从这 crosspoint 转变 和 变得
通过 一个 可编程序的 七-位 邮递 分隔物. 这 七-位
邮递 分隔物 derives 它的 值 从 一个 的 二 可编程序的
寄存器 控制 用 fs.
clkc’s 输出 originates 从 这 crosspoint 转变 和 变得
通过 一个 可编程序的 七-位 邮递 分隔物. 这 七-位
邮递 分隔物 derives 它的 值 从 一个 可编程序的 寄存器.
这 时钟 输出 有 被 设计 至 驱动 一个 单独的 要点
加载 和 一个 总的 lumped 加载 电容 的 15 pf. 当
驱动 多样的 负载 是 可能 和 这 恰当的 末端,
它 是 一般地 不 推荐.
电源-节省 特性
当 配置 作 oe, 这 一般-目的 输入
三-states 所有 输出 当牵引的 低. 当 配置 作
关闭, 一个 低 在 这个 管脚 三-states 所有 输出 和
shuts 止 这 plls, counters, 这 涉及 振荡器, 和 所有
其它 起作用的 组件. 这 结果 电流 在 这 v
DD
管脚 将 是 较少 比 5
µ
一个 (典型). 之后 leaving 关闭
模式, 这 plls 将 有 至 relock.
当 配置 作 suspend
, 这 一般-目的 输入
能 是 配置 至 shut down 一个 customizable 设置 的 输出
和/或者 plls, 当 低. 所有 plls和 任何 的 这 输出 能
是 shut 止 在 nearly 任何 结合体. 这 仅有的 限制 是 那
如果 一个 pll 是 shut 止, 所有 输出 获得 从 它 必须 也 是 shut
止. suspending 一个 pll shuts 止 所有 有关联的 逻辑, 当
suspending 一个 输出 forces一个 三-状态 情况.
improving jitter
jitter optimization 控制 是有用的 在 mitigating 问题
related 至 类似的 clocks switching 在 这 一样 moment 和
造成 excess jitter. 如果 一个 pll 是 驱动 更多 比 一个
输出, 这 负的 阶段 的 the pll 能 是 选择 为 一个
的 这 输出. 这个 阻止 这 输出 edges 从 aligning,
准许 更好的 jitter 效能.
cyclocks rt 软件
cyclocks rt 是 我们的 第二-一代 应用 那 准许
用户 至 配置 这个 设备. 这 容易-至-使用 接口 提供
完全 控制 的 这 许多 features 的 这个 家族 包含
输入 频率, pll 和 输出 发生率, 和 不同的
函数的 选项. 数据 薄板 频率 范围 限制 是
审查 和 效能 tuning 是 automatically 应用. 你
能 下载 一个 自由 copy 的 cyclocks rt 在 cypress’s 网
站点 在 http://www.cypress.com.

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CY22381 文档 #: 38-07012 rev. *d 页 3 的 8 电容 interacts 和加载, 偏差, 供应, 和温度改变. 非-直线的 (场效应晶体管门)结晶加载电容应当不是使用为 mpeg, pots dial 声调, communications, 或者其它产品那是敏感的至绝对频率 (所需的)东西. 这值的这加载电容是决定用六位在一个可编程序的寄存器. 这加载电容能是设置和一个决议的 0.375 pf 为一个总的结晶加载范围的 6 pF 至 30 pf. 为驱动时钟输入这输入加载电容将是完全地绕过. 这个使能这时钟碎片至接受驱动频率输入向上至 166 mhz. 如果这应用需要一个驱动输入, 然后 xtalout 必须是 left floating. 输出配置下面正常的运作那里是四内部的频率来源那将是 routed 通过一个可编程序的 crosspoint 转变至任何的这三输出通过可编程序的七-位输出 dividers. 这四源s 是: 涉及, pll1, pll2, 和 pll3. 这下列的是一个描述的各自输出. clka’s 输出 originates 从这 crosspoint 转变和变得通过一个可编程序的七-位邮递分隔物. 这七-位邮递分隔物 derives 它的值从一个的二可编程序的寄存器控制用 fs. clkb’s 输出 originates 从这 crosspoint 转变和变得通过一个可编程序的七-位邮递分隔物. 这七-位邮递分隔物 derives 它的值从一个的二可编程序的寄存器控制用 fs. clkc’s 输出 originates 从这 crosspoint 转变和变得通过一个可编程序的七-位邮递分隔物. 这七-位邮递分隔物 derives 它的值从一个可编程序的寄存器. 这时钟输出有被设计至驱动一个单独的要点加载和一个总的 lumped 加载电容的 15 pf. 当驱动多样的负载是可能和这恰当的末端, 它是一般地不推荐. 电源-节省特性当配置作 oe, 这一般-目的输入三-states 所有输出当牵引的低. 当配置作关闭, 一个低在这个管脚三-states 所有输出和 shuts 止这 plls, counters, 这涉及振荡器, 和所有其它起作用的组件. 这结果电流在这 v DD 管脚将是较少比 5 µ 一个 (典型). 之后 leaving 关闭模式, 这 plls 将有至 relock. 当配置作 suspend , 这一般-目的输入能是配置至 shut down 一个 customizable 设置的输出和/或者 plls, 当低. 所有 plls和任何的这输出能是 shut 止在 nearly 任何结合体. 这仅有的限制是那如果一个 pll 是 shut 止, 所有输出获得从它必须也是 shut 止. suspending 一个 pll shuts 止所有有关联的逻辑, 当 suspending 一个输出 forces一个三-状态情况. improving jitter jitter optimization 控制是有用的在 mitigating 问题 related 至类似的 clocks switching 在这一样 moment 和造成 excess jitter. 如果一个 pll 是驱动更多比一个输出, 这负的阶段的 the pll 能是选择为一个的这输出. 这个阻止这输出 edges 从 aligning, 准许更好的 jitter 效能. cyclocks rt 软件 cyclocks rt 是我们的第二-一代应用那准许用户至配置这个设备. 这容易-至-使用接口提供完全控制的这许多 features 的这个家族包含输入频率, pll 和输出发生率, 和不同的函数的选项. 数据薄板频率范围限制是审查和效能 tuning 是 automatically 应用. 你能下载一个自由 copy 的 cyclocks rt 在 cypress’s 网站点在 http://www.cypress.com.

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