AD7302
–9–
rev. 0
一般 描述
d/一个 部分
这 ad7302 是 一个 双 8-位 电压 输出 数字的-至-相似物
转换器. 这 architecture 组成 的 一个 涉及 放大器, 一个
电流 源 dac followed 用 一个 电流-至-电压 转换器
有能力 的 generating 栏杆-至-栏杆 电压 在 这 输出 的 这
dac. 图示 19 显示 一个 块 图解 的 这 基本 dac
architecture.
涉及
放大器
+
-
V
O
一个/b
V
DD
REFIN
AD7302
电流
DAC
i/v
30k
Ω
30k
Ω
11.7k
Ω
11.7k
Ω
图示 19. dac architecture
两个都 dac 一个 和 dac b 输出 是 内部 缓冲 和
这些 输出 缓存区 放大器 有 栏杆-至-栏杆 输出 character-
istics. 这 输出 放大器 是 有能力 驱动 一个 加载 的 10 k
Ω
至
两个都 v
DD
和 地面 在 并行的 和 一个 100 pf 至 地面. 这
涉及 选择 为 这dac 能 也 是 内部 发生
从 v
DD
或者 externally应用 通过 这 refin 管脚. 一个
比较器 在 这 refin 管脚 发现 whether 这 必需的
涉及 是 这 内部 发生 涉及 或者 这 externally
应用 电压 至 这 refin 管脚. 如果 refin 是 连接 至
V
DD
, 这 涉及 选择 是 这 内部 发生 v
DD
/2
涉及. 当 一个 externally 应用 电压 是 更多 比 一个
volt 在下 v
DD
, 这 比较器 选择 switches 至 这
externally 应用 电压 至 这 refin 管脚. 这 范围 在 这
外部 涉及 输入 是 从 1.0 v 至 v
DD
/2. 这 输出
电压 从 也 dac 是 给 用:
V
O
一个/b
= 2
×
V
REF
×
(
N
/256)
在哪里:
V
REF
是 这 电压 应用 至 这 外部 refin 管脚 或者
V
DD
/2 当 这 内部的 涉及 是 选择.
␣␣
N
是 这 decimal 相等的 的 这 代号 承载 至 这 dac
寄存器 和 范围 从 0 至 255.
涉及
这 ad7302 有 这 facility 至 使用 也 一个 外部 涉及
应用 通过 这 refin 管脚 或者 一个 内部的 涉及
发生 从 v
DD
. 图示 20 显示 这 涉及 输入
arrangement 在哪里 也 这 内部的 v
DD
/2 涉及 或者 这
externally 应用 涉及 能 是 选择.
比较器
VTH
PMOS
MUX
INT
REF
选择
涉及 输出
V
DD
REF
在
int ref
ext ref
图示 20. 涉及 选择 电路系统
这 内部的 涉及 是 选择 用 tying 这 refin 管脚 至
V
DD
. 如果 一个 外部 涉及 是 至 是 使用, 这个 能 是 直接地
应用 至 这 refin 管脚; 如果 这个 是 1 v 在下 v
DD
, 这 内部的
电路系统 将 选择 这个 externally 应用 涉及 作 这
涉及 源 为 这 dac.
数字的 接口
这 ad7302 包含 一个 快 并行的 接口 准许 这个 双
dac 至 接口 至 工业 标准 微处理器, 微观的-
controllers 和 dsp machines. 那里 是 二 模式 在 这个
这个 并行的 接口 能 是 配置 至 更新 这 dac
输出. 这 同时发生的 更新 模式 准许 同时发生的
updating 的 两个都 dac 输出. 这 自动 更新 模式
准许 各自 dac 至 是 individually updated 下列的 一个 写
循环. 图示 21 显示 这 内部的 逻辑 有关联的 和 这
数字的 接口. 这 pon strb 信号 是 内部 发生
从 这 电源 在 重置 电路系统 和 是 低 在 这 电源-
在 重置 阶段 的 这 电源-向上 程序.
CLR
pon strb
LDAC
一个
/b
CS
WR
CLEAR
LDAC
dac 一个 sel
dac 一个
控制
逻辑
使能
设置 sle
mle 一个
sle 一个
CLR
CLEAR
LDAC
dac b sel
dac b
控制
逻辑
使能
设置 sle
mle b
sle b
图示 21. 逻辑 接口
这 ad7302 有 一个 翻倍 缓冲 接口, 这个 准许
为 同时发生的 updating 的 这 dac 输出. 图示 22 显示
一个 块 图解 的 这 寄存器 arrangement 在里面 这 ad7302.
DB7–DB0
输入
寄存器
更小的
NIBBLE
4 至 15
解码器
DAC
寄存器
驱动器
4
15
15
30
8
UPPER
NIBBLE
4 至 15
解码器
DAC
寄存器
驱动器
4
15
15
30
控制
逻辑
SLEMLE
一个
/b
CS
WR
LDAC
CLR
图示 22. 寄存器 arrangement
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