AD9835
–5–rev. 0
管脚 函数 描述
管脚 # Mnemonic 函数
相似物 信号 和 涉及
1 fs 调整 全部-规模 调整 控制. 一个 电阻 (r
设置
) 是 连接 在 这个 管脚 和 agnd. 这个 确定
这 巨大 的 这 全部-规模 dac 电流. 这 relationship 在 r
设置
和 这 全部-规模 电流 是
作 跟随:
IOUT
全部-规模
= 12.5
×
V
REFIN
/
R
设置
V
REFIN
= 1.21
v 名义上的
,
R
设置
= 3.9 k
Ω
典型
2 REFIN 电压 涉及 输入. 这 ad9835 能 是 使用 和 也 这 onboard 涉及, 这个 是 有
从 管脚 refout, 或者 一个 外部 涉及. 这 涉及 至 是 使用 是 连接 至 这 refin 管脚.
这 ad9835 accepts 一个 涉及 的 1.21 v 名义上的.
3 REFOUT 电压 涉及 输出. 这 ad9835 有 一个 onboard 涉及 的 值 1.21 v 名义上的. 这 谈及-
ence 是 制造 有 在 这 refout 管脚. 这个 涉及 是 使用 作 这 涉及 至 这 dac 用 con-
necting refout 至 refin. refout 应当 是 decoupled 和 一个 10 nf 电容 至 agnd.
14 IOUT 电流 输出. 这个 是 一个 高 阻抗 电流 源. 一个 加载 电阻 应当 是 连接 在
iout 和 agnd.
16 竞赛 补偿 管脚. 这个 是 一个 补偿 管脚 为 这 内部的 涉及 放大器. 一个 10 nf 解耦
陶瓷的 电容 应当 是 连接 在 竞赛 和 avdd.
电源 供应
4 DVDD 积极的 电源 供应 为 这 数字的 部分. 一个 0.1
µ
f 解耦 电容 应当 是 连接 是-
tween dvdd 和 dgnd. dvdd 能 有 一个 值 的 +5 v
±
5%.
5 DGND 数字的 地面.
13 AGND 相似物 地面.
15 AVDD 积极的 电源 供应 为 这 相似物 部分. 一个 0.1
µ
f 解耦 电容 应当 是 连接 是-
tween avdd 和 agnd. avdd 能 有 一个 值 的 +5 v
±
5%.
数字的 接口 和 控制
6 MCLK 数字的 时钟 输入. dds 输出 发生率 是 expressed 作 一个 二进制的 fraction 的 这 频率 的 mclk.
这 输出 频率 精度 和 阶段 噪音 是 决定 用 这个 时钟.
7 SCLK
串行 时钟, 逻辑 输入. 数据 是 clocked 在 这 ad9835 在 各自 下落 sclk 边缘.
8 SDATA
串行 数据 在, 逻辑 输入. 这 16-位 串行 数据 文字 是 应用 至 这个 输入.
9 FSYNC
数据 同步 信号, 逻辑 输入. 当 这个 输入 是 带去 低, 这 内部的 逻辑 是 informed
那 一个 新 文字 是 正在 承载 在 这 设备.
10 FSELECT 频率 选择 输入. fselect 控制 这个 频率 寄存器, freq0 或者 freq1, 是 使用 在 这
阶段 accumulator. 这 频率 寄存器 至 是 使用 能 是 选择 使用 这 管脚 fselect 或者 这 位
fselect. fselect 是 抽样 在 这 rising mclk 边缘. fselect needs 至 是 在 稳步的 状态
当 一个 mclk rising 边缘 occurs. 如果 fselect 改变 值 当 一个 rising 边缘 occurs, 那里 是 一个
uncertainty 的 一个 mclk 循环 作 至 当 控制 是 transferred 至 这 其它 频率 寄存器. 至 避免
任何 uncertainty, 一个 改变 在 fselect 应当 不 coincide 和 一个 mclk rising 边缘. 当 这 位 是
正在 使用 至 选择 这 频率 寄存器, 这 管脚 fselect 应当 是 系 至 dgnd.
11, 12 psel0, psel1 阶段 选择 输入. 这 ad9835 有 四 阶段 寄存器. 这些 寄存器 能 是 使用 至 改变 这 值
正在 输入 至 这 cos 只读存储器. 这 内容 的 这 阶段 寄存器 是 增加 至 这 阶段 accumula-
tor 输出, 这 输入 psel0 和 psel1 selecting 这 阶段 寄存器 至 是 使用. alternatively, 这
阶段 寄存器 至 是 使用 能 是 选择 使用 位 psel0 和 psel1. 像 这 fselect 输入,
psel0 和 psel1 是 抽样 在 这 rising mclk 边缘. 因此, 这些 输入 需要 至 是 在
稳步的 状态 当 一个 mclk rising 边缘 occurs 或者 那里 是 一个 uncertainty 的 一个 mclk 循环 作 至
当 控制 是 transferred 至 这 选择 阶段 寄存器. 当 这 阶段 寄存器 是 正在 con-
trolled 用 这 位 psel0 和 psel1, 这 管脚 应当 是 系 至 dgnd.
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