应用 Hints
10 数字的 接口
这些 DACs 是 设计 至 提供 所有 的 这 需要
数字的 输入 电路系统 至 准许 一个 直接 接口 至 一个 宽
多样性 的 微处理器 systems 这 定时 和 逻辑 lev-
el convention 的 这 输入 控制 信号 准许 这 DACs 至
是 treated 作 一个 典型 记忆 设备 或者 IO 附带的 和
非 外部 逻辑 必需的 在 大多数 systems Essentially
这些 DACs 能 是 编排 作 一个 二-字节 堆栈 在 记忆
(或者 IO 空间) 至 receive 它们的 12 位 的 输入 数据 在 二
successive 8-位 数据 writing sequences 这 DAC1230 se-
ries 是 将 为 使用 在 系统 和 一个 8-位 数据 bus
这 DAC1208 序列 提供 所有 12 数字的 输入 线条 这个
能 是 externally 配置 至 是 控制 从 一个 8-位
总线 或者 能 是 驱动 直接地 从 一个 16-位 数据 bus
所有 的 这 数字的 输入 至 这些 DACs 包含 一个 唯一的
门槛 调整器 电路 至 维持 TTL 电压 水平的
兼容性 独立 的 这 应用 V
CC
至 这 DAC
任何 输入 能 也 是 驱动 从 高等级的 电压 CMOS
逻辑 水平 在 非-微处理器 为基础 systems 至 前-
vent 损坏 至 这 碎片 从 静态的 discharge 所有 unused
数字的 输入 应当 是 系 至 V
CC
或者 ground 作 一个 trouble-
shooting aid 如果 任何 数字的 输入 是 无意地 left floating
这 DAC 将 interpret 这 管脚 作 一个 逻辑 ‘‘1’’
翻倍 缓冲 数字的 输入 准许 这 DAC 至 内部
format 这 12-位 文字 使用 至 设置 这 电流 切换 r-
2R ladder 网络 (看 部分 20) 从 二 8-位 数据
写 cycles
计算数量 1
和
2
显示 这 内部的 数据 regis-
ters 和 它们的 controlling 逻辑 circuitry 这 定时 图解
为 updating 这 DAC 输出 是 显示 在 sections 11 12
和 13 为 三 可能 控制 modes 这 方法 使用
取决于 strictly 在之上 这 particular application
图示 1 DAC1208 DAC1209 DAC1210 函数的 图解
TLH5690–6
图示 2 DAC1230 DAC1231 DAC1232 函数的 图解
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