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xc4000e 和 xc4000x 序列 地方 可编程序的 门 arrays
6-12 将 14, 1999 (版本 1.6)
Supported CLB 记忆 configurations 和 定时 模式
为 单独的- 和 双-端口 模式 是 显示 在 Table 3.
XC4000 序列 设备 是 这 first 可编程序的 逻辑
设备 和 边缘-triggered (同步的) 和 双-端口
内存 accessible 至 这 用户. 边缘-triggered 内存 simpli-
fies 系统 定时. 双-端口 内存 doubles 这 有效的
throughput 的 先进先出 产品. 这些 特性 能 是
individually 编写程序 在 任何 xc4000 序列 clb.
有利因素 的 在-碎片 和 边缘-triggered 内存
这 在-碎片 内存 是 极其 快. 这 读 进入 时间 是
这 一样 作 这 逻辑 延迟. 这 写 进入 时间 是
slightly slower. 两个都 进入 时间 是 更 faster 比
任何 止-碎片 解决方案, 因为 它们 避免 i/o 延迟.
边缘-triggered 内存, 也 called 同步的 内存, 是 一个
特性 从不 在之前 有 在 一个 地方 可编程序的
门 排列. 这 simplicity 的 designing 和 边缘-triggered
内存, 和 这 markedly 高等级的 achievable 效能,
增加 向上 至 一个 significant 改进 在 存在 设备
和 在-碎片 内存.
三 应用 注释 是 有 从 Xilinx 那 dis-
cuss 边缘-triggered 内存: “
XC4000E 边缘-triggered 和
双-端口 内存 能力,
”“
Implementing FIFOs 在
XC4000E 内存,
” 和 “
同步的 和 异步的
先进先出 设计
.” 所有 三 应用 注释 应用 至 两个都
xc4000e 和 xc4000x 内存.
内存 configuration 选项
这 函数 发生器 在 任何 CLB 能 是 configured 作
内存 arrays 在 这 下列的 sizes:
• 二 16x1 rams: 二 数据 输入 和 二 数据 输出
和 完全同样的 或者, 如果 preferred, 不同的 寻址 为
各自 内存
• 一个 32x1 内存: 一个 数据 输入 和 一个 数据 输出.
一个 F 或者 G 函数 发生器 能 是 configured 作 一个 16x1
内存 当 这 其它 函数 发生器 是 使用 至 imple-
ment 任何 函数 的 向上 至 5 输入.
additionally, 这 XC4000 序列 内存 将 有 也 的
二 定时 模式:
• 边缘-triggered (同步的): 数据 写 用 这
designated 边缘 的 这 clb 时钟. 我们 acts 作 一个 真实
时钟 使能.
• 水平的-敏感的 (异步的): 一个 外部 我们 信号
acts 作 这 写 strobe.
这 选择 定时 模式 应用 至 两个都 函数 genera-
tors 在里面 一个 clb 当 两个都 是 configured 作 内存.
这 号码 的 读 端口 是 也 可编程序的:
• 单独的 端口: 各自 函数 发生器 有 一个 一般
读 和 写 端口
• 双 端口: 两个都 函数 发生器 是 configured
一起 作 一个 单独的 16x1 双-端口 内存 和 一个 写
端口 和 二 读 端口. 同时发生的 读 和 写
行动 至 这 一样 或者 不同的 地址 是
supported.
内存 configuration 选项 是 选择 用 放置 这
适合的 库 标识.
choosing 一个 内存 configuration 模式
这 适合的 选择 的 内存 模式 为 一个 给 设计
应当 是 为基础 在 定时 和 resource (所需的)东西,
desired 符合实际, 和 这 simplicity 的 这 设计 pro-
cess. 推荐 用法 是 显示 在 Table 4.
这 区别 在 水平的-敏感的, 边缘-triggered,
和 双-端口 内存 是 仅有的 在 这 写 运作. 读
运作 和 定时 是 完全同样的 为 所有 模式 的 运作.
内存 输入 和 输出
这 f1-f4 和 g1-g4 输入 至 这 函数 发生器 act
作 地址 线条, selecting 一个 particular 记忆 cell 在 各自
看-向上 表格.
这 符合实际 的 这 CLB 控制 信号 改变 当
这 函数 发生器 是 configured 作 内存. 这
din/h2, h1, 和 sr/h0 线条 变为 这 二 数据 输入
(d0, d1) 和 这 写 使能 (我们) 输入 为 这 16x2
记忆. 当 这 32x1 configuration 是 选择, D1 acts
作 这 fifth 地址 位 和 d0 是 这 数据 输入.
这 内容 的 这 记忆 cell(s) 正在 addressed 是
有 在 这 F’ 和 G’ 函数-发生器 输出. 它们
能 exit 这 CLB 通过 它的 X 和 Y 输出, 或者 能 是 cap-
tured 在 这 clb flip-flop(s).
Configuring 这 CLB 函数 发生器 作 读/写
记忆 做 不 影响 这 符合实际 的 这 其它 por-
表格 3: supported 内存 模式
16
x
1
16
x
2
32
x
1
边缘-
Triggered
定时
水平的-
敏感的
定时
单独的-端口
√√√ √ √
双-端口
√
√
表格 4: 内存 模式 选择
水平的-敏感性
itive
边缘-trigg
ered
双-端口
边缘-trigg
ered
使用 为 新
设计?
非 Yes Yes
大小 (16x1,
注册)
1/2 clb 1/2 clb 1 clb
同时发生的
读/写
非 非 Yes
相关的
效能
X2X
2x (4x
有效的)
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