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将 14, 1999 (版本 1.6) 6-13
xc4000e 和 xc4000x 序列 地方 可编程序的 门 arrays
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tions 的 这 clb, 和 这 例外 的 这 redefinition 的 这
控制 信号. 在 16x2 和 16x1 模式, 这 H’ 函数
发生器 能 是 使用 至 执行 Boolean 功能 的
f’, g’, 和 d1, 和 这 D flip-flops 能 获得 这 f’, g’, h’, 或者
d0 信号.
单独的-端口 边缘-triggered 模式
边缘-triggered (同步的) 内存 simplifies 定时
(所需的)东西. XC4000 序列 边缘-triggered 内存 定时
运作 像 writing 至 一个 数据 寄存器. 数据 和 地址
是 提交. 这 寄存器 是 使能 为 writing 用 一个 逻辑
高 在 这 写 使能 输入, 我们. 然后 一个 rising 或者 下落
时钟 边缘 负载 这 数据 在 这 寄存器, 作 显示 在
图示 3.
Complex 定时 relationships 在 地址, 数据, 和
写 使能 信号 是 不 必需的, 和 这 外部 写
使能 脉冲波 变为 一个 简单的 时钟 使能. 这 起作用的
边缘 的 WCLK latches 这 地址, 输入 数据, 和 我们 sig-
nals. 一个 内部的 写 脉冲波 是 发生 那 执行 这
写. 看 图示 4 和 图示 5 为 块 图解 的 一个
CLB configured 作 16x2 和 32x1 边缘-triggered, sin-
gle-端口 内存.
这 relationships 在 CLB 管脚 和 内存 输入 和
输出 为 单独的-端口, 边缘-triggered 模式 是 显示 在
Table 5.
这 写 时钟 输入 (wclk) 能 是 configured 作 起作用的
在 也 这 rising 边缘 (default) 或者 这 下落 边缘. 它 使用
这 一样 CLB 管脚 (k) 使用 至 时钟 这 CLB flip-flops, 但是 它
能 是 independently inverted. consequently, 这 内存
输出 能 optionally 是 注册 在里面 这 一样 CLB
也 用 这 一样 时钟 边缘 作 这 内存, 或者 用 这 oppo-
站点 边缘 的 这个 时钟. 这 sense 的 WCLK 应用 至 两个都
函数 发生器 在 这 CLB 当 两个都 是 configured
作 内存.
这 我们 管脚 是 起作用的-高 和 是 不 invertible 在里面 这
clb.
便条:
这 脉冲波 下列的 这 起作用的 边缘 的 WCLK (t
WPS
在 图示 3) 必须 是 较少 比 一个 millisecond 宽. 为
大多数 产品, 这个 必要条件 是 不 overly restrictive;
不管怎样, 它 必须 不 是 forgotten. Stopping WCLK 在 这个
要点 在 这 写 循环 可以 结果 在 过度的 电流 和
甚至 损坏 至 这 大 设备 如果 许多 CLBs 是 con-
figured 作 边缘-triggered 内存.
X6461
wclk (k)
我们
地址
数据 在
数据 输出 OLD 新
T
DSS
T
DHS
T
ASS
T
AHS
T
WSS
T
WPS
T
WHS
T
WOS
T
ILO
T
ILO
图示 3: 边缘-triggered 内存 写 定时
表格 5: 单独的-端口 边缘-triggered 内存 信号
内存 信号 clb 管脚 函数
D d0 或者 d1 (16x2,
16x1), d0 (32x1)
数据 在
a[3:0] f1-f4 或者 g1-g4 地址
A[4] d1 (32x1) 地址
我们 我们 写 使能
WCLK K 时钟
SPO
(数据 输出)
f’ 或者 g’ 单独的 端口 输出
(数据 输出)
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