ics527-01
时钟 slicer™
用户 configurable 零 延迟 缓存区
mds 527-01 b 3 修订 020801
整体的 电路 系统, 公司 • 525 race 街道 • san jose • ca•95126•(408)295-9800tel • www.icst.com
使用 这 时钟 slicer ™
第一 使用 div2 至 选择 这 函数 的 这 clk2 输出. 如果 div2 是 高, 一个 分隔-用-2, 低 skew 版本
的 clk1 是 呈现 在 clk2. 如果 div2 是 低, 一个 同步 脉冲波 是 发生 在 clk2. 这 同步 脉冲波 变得
高 synchronously 和 这 rising edges 的 iclk 和 clk1 那 是 de-skewed. 这 同步 函数
运作 在 clk1 发生率 向上 至 66 mhz. 如果 neither clk1/2 或者 一个 同步 脉冲波 是 必需的, 然后 clk2
应当 是 无能 用 连接 oeclk2 至 地面, 这个 将 也 给 这 最低 jitter 在 clk1.
next, 这 反馈 scheme 应当 是 选择. 如果 clk2 是 正在 使用 作 一个 同步 或者 是 触发-陈述, 然后 clk1
必须 是 连接 至 fbin. 如果 clk2 是 选择 至 是 clk1 分隔-用-2 (div2 = 1, oeclk2 = 1),
然后 也 clk1 或者 clk2 必须 是 连接 至 fbin. 这 选择 在 clk1 或者 clk2 是 illustrated
用 这 下列的 例子 在哪里 这 设备 有 被 配置 至 发生 clk1 那 是 两次 这
频率 在 iclk.
ICLK
CLK1
CLK2
ICLK
CLK1
CLK2
clk1 反馈
clk2 反馈
使用 clk1 作 这 反馈 将 总是 结果 在 同步 rising edges 在 iclk 和 clk1. 但是
clk2 可以 是 一个 下落 边缘 对照的 和 iclk. 因此, wherever 可能, 我们 推荐 这 使用
的 clk2 反馈. 这个 将 同步 这 rising edges 的 所有 3 clocks.
更多 complicated 反馈 schemes 能 是 使用, 此类 作 包含 多样的 输出 缓存区 在 这
反馈 path. 一个 例子 的 这个 是 给 后来的 在 这 数据手册. 这 基本的 所有物 的 这
ics527-01 是 那 它 aligns rising edges 在 iclk 和 fbin 在 一个 比率 决定 用 这 涉及 和
反馈 dividers.
lastly, 这 分隔物 settings 应当 是 选择. 这 下列的 部分 describes 如何 这 dividers 能 是 设置.
这 驱动 力量 是 选择 用 这 2xdrive 管脚. 如果 高 驱动 力量 是 不 必需的, 我们 推荐
tying 这个 管脚 低.
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