rev. 0
AD7843
–5–
管脚 函数 描述
管脚
非. Mnemonic 函数
1, 10 +V
CC
电源 供应 输入. 这 +v
CC
范围 为 这 ad7843 是 从 2.2 v 至 5.25 v. 两个都 +v
CC
管脚 应当
是 连接 直接地 一起.
2 X+ x+ 位置 输入. 模数转换器 输入 频道 1.
3 Y+ y+ 位置 输入. 模数转换器 输入 频道 2.
4 X– x– 位置 输入.
5 Y– y– 位置 输入.
6 地 相似物 地面. 地面 涉及 要点 为 所有 电路系统 在 这 ad7843. 所有 相似物 输入 信号 和
任何 外部 涉及 信号 应当 是 涉及 至 这个 地 电压.
7 IN3 auxiliary 输入 1. 模数转换器 输入 频道 3.
8 IN4 auxiliary 输入 2. 模数转换器 输入 频道 4.
9V
REF
涉及 输入 为 这 ad7843. 一个 外部 涉及 必须 是 应用 至 这个 输入. 这 电压
范围 为 这 外部 涉及 是 1.0 v 至 +v
CC
. 为 指定 效能 它 是 2.5 v.
11
PENIRQ
pen 中断. cmos 逻辑 打开 流 输出 (需要 10 k
Ω
至 100 k
Ω
拉-向上 电阻 externally).
12 DOUT 数据 输出. 逻辑 输出. 这 转换 结果 从 这 ad7843 是 提供 在 这个 输出 作 一个
串行 数据 stream. 这 位 是 clocked 输出 在 这 下落 边缘 的 这 dclk 输入. 这个 输出 是
高 阻抗 当
CS
是 高.
13 BUSY busy 输出. 逻辑 输出. 这个 输出 是 高 阻抗 当
CS
是 高.
14 DIN 数据 在. 逻辑 输入. 数据 至 是 写 至 这 ad7843’s 控制 寄存器 是 提供 在 这个 输入
和 是 clocked 在 这 寄存器 在 这 rising 边缘 的 dclk (看 控制 寄存器 部分).
15
CS
碎片 选择 输入. 起作用的 低 逻辑 输入. 这个 输入 提供 这 双 函数 的 初始的 con-
版本 在 这 ad7843 和 也 使能 这 串行 输入/输出 寄存器.
16 DCLK 外部 时钟 输入. 逻辑 输入. dclk 提供 这 串行 时钟 为 accessing 数据 从 这 部分.
这个 时钟 输入 是 也 使用 作 这 时钟 源 为 这 ad7843’s 转换 处理.
TERMINOLOGY
integral 非线性
这个 是 这 最大 背离 从 一个 笔直地 线条 passing
通过 这 endpoints 的 这 模数转换器 转移 函数. 这 终止-
点 的这 转移 函数 是 零 规模, 一个 要点 1 lsb
在下 这 第一 代号 转变, 和 全部 规模, 一个 要点 1 lsb
在之上 这 last 代号 转变.
差别的 非线性
这个 是 这 区别 在 这 量过的 和 这 完美的 1 lsb
改变 在 任何 二 调整 代号 在 这 模数转换器.
补偿 错误
这个 是 这 背离 的 这 第一 代号 转变 (00 . . . 000) 至
(00 . . . 001) 从 这 完美的, i.e., agnd + 1 lsb.
增益 错误
这个 是 这 背离 的 这 last 代号 转变 (111 . . . 110) 至
(111 . . . 111) 从 这 完美的 (i.e., v
REF
– 1 lsb) 之后 这 补偿
错误 有 被 调整 输出.
追踪/支撑 acquisition 时间
这 追踪/支撑 放大器 enters 这 acquisition 阶段 在 这 fifth
下落 边缘 的 dclk after 这 开始 位 有 been 发现.
三 dclk 循环 是 允许 为 这 追踪/支撑 acquisition
时间 和 这 输入 信号 将 是 全部地 acquired 至 这 12-位
水平的 在里面 这个 时间 甚至 和 这 最大 指定 dclk
频率. 看 相似物 输入 部分 为 更多 详细信息.
在-阻抗
这个 是 一个 measure 的 这 ohmic 阻抗 在 这 流 和
源 的 这 转变 驱动器.
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