进步 信息
MT9042C
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注释:
1. 所有 输入 是 cmos 和 也 ttl 兼容 逻辑 水平, cmos 兼容 逻辑 水平 或者 施密特 触发 兼容 逻辑 水平
作 表明 在 这 管脚 描述.
2. 所有 输出 是 cmos 和 cmos 兼容 逻辑 水平.
3. 看 直流 电的 特性 为 静态的 逻辑 门槛 值.
4. 看 交流 电的 特性 - 定时 参数 度量 电压 水平 为 动态 逻辑 门槛 值.
5. 除非 否则 陈述, 所有 unused 输入 应当 是 连接 至 逻辑 高 或者 逻辑 低 和 所有 unused 输出 应当 是 left 打开
电路.
16 C8o
时钟 8.192mhz (cmos 输出).
这个 输出 是 使用 为 st-总线 运作 在 8.192mb/s.
17 C16o
时钟 16.384mhz (cmos 输出).
这个 输出 是 使用 为 st-总线 运作 在 16.384mb/
s.
19 GTi
守卫 时间 (施密特 输入).
这个 输入 是 使用 用 这 mt9042b 状态 机器 在 两个都
手工的 和 自动 模式. 这 信号 在 这个 管脚 affects 这 状态 改变 在
primary holdover 模式 和 primary 正常的 模式, 和 primary holdover 模式 和
secondary 正常的 模式. 这 逻辑 水平的 在 这个 输入 是 gated 在 用 这 rising 边缘 的 f8o.
看 tables 4 和 5.
20 GTo
守卫 时间 (cmos 输出).
这 los1 输入 是 gated 用 这 rising 边缘 的 f8o, 缓冲
和 输出 在 gto. 这个 管脚 是 典型地 使用 至 驱动 这 gti 输入 通过 一个 rc 电路.
21 LOS2
secondary 涉及 丧失 (ttl 输入).
这个 输入 是 正常情况下 连接 至 这 丧失 的
信号 (los) 输出 信号 的 一个 线条 接口 单位 (liu). 当 高, 这 秒 涉及
信号 是 lost 或者 invalid. los2, along 和 这 los1 和 gti 输入 控制 这 mt9042b
状态 机器 当 运行 在 自动 控制. 这 逻辑 水平的 在 这个 输入 是 gated 在
用 这 rising 边缘 的 f8o.
22 LOS1
primary 涉及 丧失 (ttl 输入).
典型地, 外部 设备 应用 一个 逻辑 高 至
这个 输入 当 这 pri 涉及 信号 是 lost 或者 invalid. 这 逻辑 水平的 在 这个 输入 是 gated
在 用 这 rising 边缘 的 f8o. 看 los2 描述.
23 MS2
模式/控制 选择 2 (ttl 输入).
这个 输入, 在 conjunction 和 ms1, 确定 这
设备的 模式 (自动 或者 手工的) 和 状态 (正常的, holdover 或者 freerun) 的 operation.
这 逻辑 水平的 在 这个 输入 是 gated 在 用 这 rising 边缘 的 f8o. 看 表格 3.
24 MS1
模式/控制 选择 1 (ttl 输入).
这 逻辑 水平的 在 这个 输入 是 gated 在 用 这 rising
边缘 的 f8o. 看 管脚 描述 为 ms1.
25 RSEL
涉及 源 选择 (ttl 输入).
在 手工的 控制, 一个 逻辑 低 选择 这 pri
(primary) 涉及 源 作 这 输入 涉及 信号 和 一个 逻辑 高 选择 这 秒
(secondary) 输入. 在 自动 控制, 这个 管脚 必须 是 在 逻辑 低. 这 逻辑 水平的 在 这个
输入 是 gated 在 用 这 rising 边缘 的 f8o. 看 表格 2.
26 FS2
频率 选择 2 (ttl 输入).
这个 输入, 在 conjunction 和 fs1, 选择 这个 的 三
可能 发生率 (8khz, 1.544mhz, 或者 2.048mhz) 将 是 输入 至 这 pri 和 秒
输入. 看 表格 1.
27 FS1
频率 选择 1 (ttl 输入).
看 管脚 描述 为 fs2.
28 RST
重置 (施密特 输入).
一个 逻辑 低 在 这个 输入 resets 这 mt9042b. 至 确保 恰当的
运作, 这 设备 必须 是 重置 之后 改变 至 这 方法 的 控制, 涉及 信号
频率 改变 和 电源-向上. 这 rst 管脚 应当 是 使保持 低 为 一个 最小 的 300ns.
当 这 rst 管脚 是 低, 所有 框架 和 时钟 输出 是 在 逻辑 高. 下列的 一个 重置, 这
输入 涉及 源 和 输出 clocks 和 框架 脉冲 是 阶段 排整齐 作 显示 在
图示 19.
管脚 描述
管脚 # 名字 描述 (看 注释 1 至 5)
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