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nm27c512 524,288-位 (64k x 8) 高 效能 cmos 非易失存储器
函数的 描述
设备 运作
这 六 模式 的 运作 的 这 非易失存储器 是 列表 在 table1. 它
应当 是 指出 那 所有 输入 为 这 六 模式 是 在 ttl 水平.
这 电源 供应 必需的 是 v
CC
和 oe/v
PP
. 这 oe/v
PP
电源 供应 必须 是 在 12.75v 在 这 三 程序编制
模式, 和 必须 是 在 5v 在 这 其它 三 模式. 这 v
CC
电源 供应 必须 是 在 6.5v 在 这 三 程序编制
模式, 和 在 5v 在 这 其它 三 模式.
读 模式
这 非易失存储器 有 二 控制 功能, 两个都 的 这个 必须 是
logically 起作用的 在 顺序 至 获得 数据 在 这 输出. 碎片 使能
(ce/pgm) 是 这 电源 控制 和 应当 是 使用 为 设备
选择. 输出 使能 (oe/v
PP
) 是 这 输出 控制 和 应当
是 使用 至 门 数据 至 这 输出 管脚, 独立 的 设备
选择. 假设 那 地址 是 稳固的, 地址 进入
时间 (t
ACC
) 是 equal 至 这 延迟 从 ce 至 输出 (t
CE
). 数据 是
有 在 这 输出 t
OE
之后 这 下落 边缘 的 oe, 假设
那 ce 有 被 低 和 地址 有 被 稳固的 为 在 least
t
ACC
– t
OE
.
备用物品 模式
这 非易失存储器 有 一个 备用物品 模式 这个 减少 这 起作用的 电源
消耗 用 在 99%, 从 220 mw 至 0.55 mw. 这 非易失存储器
是 放置 在 这 备用物品 模式 用 应用 一个 cmos 高 信号 至
这 ce/pgm 输入. 当 在 备用物品 模式, 这 输出 是 在 一个
高 阻抗 状态, 独立 的 这 oe 输入.
输出 使不能运转
这 非易失存储器 是 放置 在 输出 使不能运转 用 应用 一个 ttl 高
信号 至 这 oe 输入. 当 在 输出 使不能运转 所有 电路系统 是
使能, 除了 这 输出 是 在 一个 高 阻抗 状态 (触发-
状态).
输出 或者-typing
因为 这 非易失存储器 是 通常地 使用 在 大 记忆 arrays,
仙童 有 提供 一个 2-线条 控制 函数 那 accommo-
dates 这个 使用 的 多样的 记忆 连接. 这 2-线条 控制
函数 准许 为:
1. 这 最低 可能 记忆 电源 消耗, 和
2. 完全 assurance 那 输出 总线 contention 将 不
出现.
至 大多数 efficiently 使用 这些 二 控制 线条, 它 是 推荐
那 ce/pgm 是 解码 和 使用 作 这 primary 设备 选择-
ing 函数, 当 oe/v
PP
是 制造 一个 一般 连接 至 所有
设备 在 这 排列 和 连接 至 这 读 线条 从 这
系统 控制 总线.
这个 assures 那 所有 deselected 记忆 设备 是 在 它们的 低
电源 备用物品 模式 和 那 这 输出 管脚 是 起作用的 仅有的
当 数据 是 desired 从 一个 particular 记忆 设备.
程序编制
提醒: exceeding 14v 在 管脚 22 (oe/v
PP
) 将 损坏 这
非易失存储器.
initially, 和 之后 各自 erasure, 所有 位 的 这 非易失存储器 是 在 这
“1’s” 状态. 数据 是 introduced 用 selectively 程序编制 “0’s”
在 这 desired 位 locations. 虽然 仅有的 “0’s” 将 是 pro-
grammed, 两个都 “1’s” 和 “0’s” 能 是 提交 在 这 数据 文字.
这 仅有的 方法 至 改变 一个 “0” 至 一个 “1” 是 用 ultraviolet 明亮的 erasure.
这 非易失存储器 是 在 这 程序编制 模式 当 这 oe/v
PP
是 在
12.75v. 它 是 必需的 那 在 least 一个 0.1
µ
f 电容 是 放置
横过 v
CC
至 地面 至 压制 spurious 电压 过往旅客
这个 将 损坏 这 设备. 这 数据 至 是 编写程序 是
应用 8 位 在 并行的 至 这 数据 输出 管脚. 这 水平 必需的
为 这 地址 和 数据 输入 是 ttl.
当 这 地址 和 数据 是 稳固的, 一个 起作用的 低, ttl 程序
脉冲波 是 应用 至 这 ce/pgm 输入. 一个 程序 脉冲波 必须 是
应用 在 各自 地址 location 至 是 编写程序.
这 非易失存储器 是 编写程序 和 这 turbo 程序编制 algo-
rithm 显示 在 图示 1. 各自 地址 是 编写程序 和 一个
序列 的 50
µ
s 脉冲 直到 它 核实 好的, 向上 至 一个 最大 的 10
脉冲. 大多数 记忆 cells 将 程序 和 一个 单独的 50
µ
s 脉冲波.
(这 标准 国家的 半导体 algorithm 将 也 是
使用 但是 它 将 有 变长 程序编制 时间.)
这 非易失存储器 必须 不 是 编写程序 和 一个 直流 信号 应用 至
这 ce/pgm 输入.
程序编制 多样的 非易失存储器 在 并行的 和 这 一样 数据 能
是 容易地 accomplished 预定的 至 这 simplicity 的 这 程序编制
(所需的)东西. 像 输入 的 这 并行的 非易失存储器 将 是 con-
nected 一起 当 它们 是 编写程序 和 这 一样 数据.
一个 低 水平的 ttl 脉冲波 应用 至 这 ce/pgm 输入 programs 这
paralleled 非易失存储器.
程序 inhibit
程序编制 多样的 eproms 在 并行的 和 不同的 数据 是
也 容易地 accomplished. 除了 为 ce/pgm 所有 像 输入
(包含 oe/v
PP
) 的 这 并行的 eproms 将 是 一般. 一个
ttl 低 水平的 程序 脉冲波 应用 至 一个 非易失存储器’s ce/pgm
输入 和 oe/v
PP
在 12.75v 将 程序 那 非易失存储器. 一个 ttl 高
水平的 ce/pgm 输入 inhibits 这 其它 eproms 从 正在 pro-
grammed.
程序 核实
一个 核实 应当 是 执行 在 这 编写程序 位 至 决定
whether 它们 是 correctly 编写程序. 这 核实 是 accom-
plished 和 oe/v
PP
和 ce 在 v
IL
. 数据 应当 是 核实 t
DV
之后 这 下落 边缘 的 ce.
之后 程序编制
opaque labels 应当 是 放置 在 这 非易失存储器 window 至
阻止 unintentional erasure. covering 这 window 将 也
阻止 temporary 函数的 失败 预定的 至 这 一代 的 photo
电流.
生产者’s identification 代号
这 非易失存储器 有 一个 生产者’s identification 代号 至 aid 在
程序编制. 当 这 设备 是 inserted 在 一个 非易失存储器 pro-
grammer 插座, 这 programmer 读 这 代号 和 然后
automatically calls 向上 这 明确的 程序编制 algorithm 为 这
部分. 这个 自动 程序编制 控制 是 仅有的 可能 和
programmers 这个 有 这 能力 的 读 这 代号.
这 生产者’s identification 代号, 显示 在 表格 2, specifi-
cally identifies 这 生产者 和 设备 类型. 这 代号 为
nm27c512 是 “8f85”, 在哪里 “8f” designates 那 它 是 制造 用
仙童 半导体, 和 “85” designates 一个 512k 部分.
这 代号 是 accessed 用 应用 12v
±
0.5v 至 地址 管脚 a9.
地址 a1–a8, a10–a16, 和 所有 控制 管脚
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