飞利浦 半导体
PDIUSBD12
usb 接口 设备 和 并行的 总线
产品 数据 rev. 08 — 20 12月 2001 5 的 35
9397 750 09238
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6. 函数的 描述
6.1 相似物 transceiver
这 整体的 transceiver 接口 直接地 至 这 usb cables 通过 末端
电阻器.
6.2 电压 调整器
一个 3.3 v 调整器 是 整体的 在-碎片 至 供应 这 相似物 transceiver. 这个 电压
是 也 提供 作 一个 输出 至 连接 至 这 外部 1.5 k
Ω
拉-向上 电阻.
alternatively, 这 pdiusbd12 提供 softconnect 技术 和 一个 整体的
1.5 k
Ω
拉-向上 电阻.
6.3 PLL
一个 6 mhz 至 48 mhz 时钟 乘法器 pll (阶段-锁 循环) 是 整体的 在-碎片.
这个 准许 为 这 使用 的 一个 低-费用 6 mhz 结晶. emi 是 也 使减少到最低限度 预定的 至 这
更小的 频率 结晶. 非 外部 组件 是 需要 为 这 运作 的 这
pll.
6.4 位 时钟 恢复
这 位 时钟 恢复 电路 recovers 这 时钟 从 这 新当选的 usb 数据 stream
使用 4
×
oversampling principle. 它 是 能 至 追踪 jitter 和 频率 逐渐变化 specified
用 这 usb 规格.
6.5 飞利浦 串行 接口 engine (psie)
这 飞利浦 sie 实现 这 全部 usb 协议 layer. 它 是 完全地 hardwired 为
速 和 needs 非 firmware intervention. 这 功能 的 这个 块 包含:
同步 模式 recognition, 并行的/串行 转换, 位 stuffing/de-stuffing,
crc checking/一代, pid verification/一代, 地址 recognition, 和
handshake evaluation/一代.
6.6 SoftConnect
这 连接 至 这 usb 是 accomplished 用 bringing d+ (为 高-速 usb
设备) 高 通过 一个 1.5 k
Ω
拉-向上 电阻. 在 这 pdiusbd12, 这 1.5 k
Ω
拉-向上
电阻 是 整体的 在-碎片 和 是 不 连接 至 v
CC
用 default. 这 连接
是 established 通过 一个 command sent 用 这 外部/系统 微控制器. 这个
准许 这 系统 微控制器 至 完全 它的 initialization sequence 在之前
deciding 至 establish 连接 至 这 usb. re-initialization 的 这 usb 总线
连接 能 也 是 执行 没有 需要 至 拉 输出 这 缆索.
这 pdiusbd12 将 审查 为 usb v
总线
有效性 在之前 这 连接 能 是
established. v
总线
感觉到 是 提供 通过 管脚 eot_n. 看 部分 3.2 “pin
description”为 详细信息. 分享 的 v
总线
感觉到 和 eot_n 能 是 容易地
accomplished 用 使用 v
总线
电压 作 这 拉-向上 电压 为 这 正常情况下
打开-流 输出 的 这 dma 控制 管脚.
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