lucent 科技 公司 5
数据 薄板
april 1997
t7121 hdlc 接口 为 isdn (hifi-64)
管脚 信息
(持续)
表格 2. 管脚 描述
管脚 标识 类型 名字/函数
1 ALE I
地址 获得 使能.
一个 高-至-低 转变 在 这个 管脚 latches 这 寄存器
地址 在 管脚 ad3—ad0. ale 应当 是 使保持 高 在 这 demultiplexed (sep-
arate 地址/数据) 模式. ale latches 这 地址 regardless 的 这 状态 的
CS
.
2—5,
7—10
AD0—AD7 i/o
地址/数据 总线.
这 数据 总线 方向 是 控制 用 这 逻辑 states 的
这
CS
,
RD
, 和
WR
管脚. 微处理器 使用 一个 多路复用 总线 供应
地址 信息 在 读 或者 写 循环 在 ad6, ad3—ad0 synchro-
nized 至 这 ale 信号. 在 读 循环, 数据 是 有 至 这 micropro-
cessor 在 ad7—ad0. 在 写 循环, 数据 是 有提供的 用 这
微处理器 在 这些 线条. 当
CS
是 不 起作用的, 这 ad7—ad0 管脚 是
放置 在 一个 高-阻抗 状态 (3-状态). ad0 是 这 least significant
地址/数据 位.
块 move 是 有 在 muxed 地址 和 数据 模式 用 设置 这 bm 位
在 寄存器 0 (r0—b3) 至 1 和 支持 ad6 高 在 这 地址 循环 的 这
ale. 所有 写 然后 go 直接地 至 这 transmit 先进先出, 和 所有 读 地址 这
receive 先进先出. 正常的 ale 模式 寻址 是 accomplished 用 支持 ad6
低 在 这 ale 地址 循环. 块 move 能 是 无能 用 clearing 这
bm 位 至 0.
6, 22 V
SS
—
地面.
11
WR
I
写 (起作用的-低).
这个 信号 控制 当 数据 是 写 至 这 寄存器.
当
CS
和
WR
是 低, 有效的 数据 是 有提供的 在 线条 ad7—ad0 用 这
微处理器. 这 碎片 latches 这 数据 在 这 rising 边缘 的
WR
.
12
RD
I
读 (起作用的-低).
这个 信号 是 使用 至 读 数据 从 这 寄存器. 当
CS
和
WR
是 低, 这 碎片 制造 这 要求 数据 有 在 线条 ad7—
ad0 至 是 读 用 这 微处理器.
13
CS
I
碎片 选择 (起作用的-低).
这个 信号 必须 是 低 为 这 内部的 寄存器 至
是 读 或者 写.
14 INT O
中断.
一个 中断 信号 是 发生 当 任何 的 这 interrupting condi-
tions 是 真实. 这 中断 信号 仍然是 起作用的 直到 这 微处理器 读
这 中断 状态 寄存器 (r15) 如果 dint (r0—b0) = 0, 或者 直到 这 情况
造成 这 中断 是 alleviated 如果 dint = 1. 中断 能 是 masked 用
appropriately 设置 这 相应的 中断 使能 位 在 这 中断
掩饰 寄存器 (r14). 这 极性 的 这 中断 信号 输出 是 控制 用
这 ipol 位 在 寄存器 0 (r0—b1). 这个 管脚 是
不
一个 打开-流 输出.
15 重置 I
重置.
一个 高 在 这个 管脚 resets 这 设备 和 forces 一个 高-阻抗
(3-状态) 情况 在 所有 输出. 所有 寄存器 位 是 强迫 至 它们的 重置 值.
(看 寄存器 部分 为 更多 详细信息.) 一个 重置 必须 是 执行 在之上 pow-
erup. 一个 全部 碎片 重置 occurs 和 或者 没有 一个 时钟 输入.
16 FS I
框架 同步.
这个 信号 marks 这 beginning 的 一个 tdm highway
框架. 这 极性 的 这 输入 脉冲波 能 是 调整 通过 这 fspol 位 在 regis-
ter 0 (r0—b6). 单独的 时间 slots 是 assigned 相关的 至 这 发现 的 fs
用 这 使用 的 寄存器 7—11. 当 hwyen (r0—b7) 是 0, 这 输入 至 这个 管脚
是 ignored.
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