lucent 科技 公司 7
数据 薄板
april 1997
t7121 hdlc 接口 为 isdn (hifi-64)
21 clkr/drb I
receive 时钟 或者 receive 数据 b.
这 符合实际 的 这个 管脚 是 控制 用
程序编制 这 p21ctl 位 在 这 接受者 控制 寄存器 (r5—b6). 当
p21ctl 是 cleared 至 0 (default), 这个 管脚 是 这 receive 数据 时钟 (clkr).
receive 时钟 频率 必须 是 较少 比 这 碎片 主控 时钟 频率
分隔 用 2 (fclkr < fclk/2). 在之上 重置, 数据 是 received (latched) 在 这 ris-
ing 边缘 的 clkr. 数据 能 是 received 在 这 下落 边缘 的 这 receive 时钟
用 clearing 这 clkri 位 在 寄存器 9 (r9—b0) 至 0. receive 时钟 比率 能 是
独立 的 transmit 时钟 比率.
当 p21ctl (r5—b6) 是 设置 至 1, 这个 管脚 是 configured 作 receive 数据 b
(drb). clocking 为 receive 数据 是 得到 从 clkx, 当 clkri (r9—b0)
控制 这 边缘 的 clkx 使用 至 获得 received 数据. 在 这个 模式, 数据 能
是 received 在 dra 或者 在 drb. drb 是 选择 用 设置 这 dra/b 位 在 reg-
ister 8 (r8—b7) 至 1. 数据 能 是 optionally inverted (dri, r11—b7) 和
received 在 一个 用户-选择 时间 slot (寄存器 8, 9, 11) 和 位 0 或者 位 7
first (rlbit r11—b6).
23 CLK I
时钟.
这个 时钟 控制 内部的 碎片 运作. 它 能 是 从 0 mhz 至
12 mhz. 典型地 它 是 6.144 mhz (i.e., syscko 从 这 lucent t7250c).
时钟 频率 必须 是 更好 比 二 时间 这 fastest 数据 时钟 fre-
quency.
24, 25, 26,
27
A3—A0 I
地址 总线.
这些 四 地址 leads 准许 这 碎片 至 是 accessed 用 一个
微处理器 employing 独立的 地址 和 数据 leads. 它们 是 使用 至
选择 这 内部的 寄存器. 这 ale 管脚 应当 是 系 高 在 这个 模式 的
运作.
这些 管脚 能 是 left unconnected 当 在 这 多路复用 地址/数据 模式
(内部的 拉-向上 电阻器 是 提供).
28 V
DD
—
+5 v供应.
表格 2. 管脚 描述
(持续)
管脚 标识 类型 名字/函数
管脚 信息
(持续)
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