管脚 描述
(持续)
管脚 描述
FS
R
Receive 框架 同步 输入. 正常情况下 一个 脉冲波
或者 squarewave 和 一个 8 kHz repetition 比率 是
应用 至 这个 输入 至 定义 这 开始 的 这
receive 时间 slot assigned 至 这个 设备
(非-delayed 数据 定时 模式), 或者 这 开始 的
这 receive 框架 (delayed 数据 定时 模式
使用 这 内部的 时间-slot 分派
计数器).
BCLK 位 时钟 输入 使用 至 变换 PCM 数据 在 和
输出 的 这 D
R
和 D
X
管脚. BCLK 将 相异
从 64 kHz 至 4.096 MHz 在 8 kHz
increments, 和 必须 是 同步的 和
mclk.
MCLK 主控 时钟 输入 使用 用 这 切换
电容 过滤 和 这 encoder 和 解码器
sequencing 逻辑. 必须 是 512 khz, 1.536
mhz, 1.544 mhz, 2.048 MHz 或者 4.096 MHz
和 同步的 和 bclk.
VF
X
I 这 Transmit 相似物 高-阻抗 输入.
Voice 频率 信号 呈现 在 这个 输入
是 encoded 作 一个 一个-law 或者 µ-law PCM 位
stream 和 shifted 输出 在 这 选择 D
X
管脚.
VF
R
O 这 Receive 相似物 电源 放大器 输出,
有能力 的 驱动 加载 阻抗 作 低 作
300
Ω
(取决于 在 这 顶峰 超载 水平的
必需的). PCM 数据 received 在 这 assigned
D
R
管脚 是 解码 和 呈现 在 这个 输出
作 voice 频率 信号.
D
X
0
D
X
1
D
X
1 是 有 在 这 TP3070 仅有的; D
X
0is
有 在 所有 设备. 这些 Transmit 数据
触发-状态
®
输出 仍然是 在 这 高
阻抗 状态 除了 在 这 assigned
transmit 时间 slot 在 这 assigned 端口, 在
这个 这 transmit PCM 数据 字节 是 shifted
输出 在 这 rising edges 的 bclk.
TS
X
0
TS
X
1
TS
X
1 是 有 在 这 TP3070 仅有的; TS
X
0is
有 在 所有 设备. 正常情况下 这些
打开-流 输出 是 floating 在 一个 高
阻抗 状态 除了 当 一个 时间-slot 是
起作用的 在 一个 的 这 D
X
输出, 当 这
适合的 TS
X
输出 pulls 低 至 使能 一个
backplane 线条-驱动器.
D
R
0
D
R
1
D
R
1 是 有 在 这 TP3070 仅有的; D
R
0is
有 在 所有 设备. 这些 receive 数据
输入 是 inactive 除了 在 这 assigned
receive 时间 slot 的 这 assigned 端口 当
这 receive PCM 数据 是 shifted 在 在 这
下落 edges 的 bclk.
CCLK 控制 时钟 输入. 这个 时钟 shifts 串行
控制 信息 在 或者 输出 从 ci/o 或者 CI
和 CO 当 这 CS 输入 是 低, 取决于
在 这 电流 操作指南. CCLK 将 是
异步的 和 这 其它 系统 clocks.
管脚 描述
ci/o 这个 是 这 控制 数据 i/o 管脚 这个 是
提供 在 这 tp3071. 串行 控制
信息 是 shifted 至 或者 读 从 COMBO
II 在 这个 管脚 当 CS 是 低. 这 方向 的
这 数据 是 决定 用 这 电流
操作指南 作 定义 在
表格 1
.
CI 这个 是 一个 独立的 控制 输入, 有 仅有的
在 这 tp3070. 它 能 是 连接 至 CO 如果
必需的.
CO 这个 是 一个 独立的 控制 输出, 有
仅有的 在 这 tp3070. 它 能 是 连接 至 CI
如果 必需的.
CS
碎片 选择 输入. 当 这个 管脚 是 低, 控制
信息 能 是 写 至 或者 读 从
COMBO II 通过 这 ci/o 管脚 (或者 CI 和 co).
IL5–IL0 IL5 通过 IL0 是 有 在 这 tp3070.
IL4 通过 IL0 是 有 在 这 tp3071.
各自 接口 获得 i/o 管脚 将 是
individually 编写程序 作 一个 输入 或者 一个
输出 决定 用 这 状态 的 这
相应的 位 在 这 获得 方向
寄存器 (ldr). 为 管脚 配置 作 输入,
这 逻辑 状态 sensed 在 各自 输入 是 latched
在 这 接口 获得 寄存器 (ilr)
whenever 控制 数据 是 写 至 COMBO ii,
当 CS 是 低, 和 这 信息 是 shifted
输出 在 这 CO (或者 ci/o) 管脚. 当 配置
作 输出, 控制 数据 写 在 这 ILR
呈现 在 这 相应的 IL 管脚.
MR 这个 逻辑 输入 必须 是 牵引的 低 为 正常的
运作 的 COMBO ii. 当 牵引的
短促地 高 (在 least 1 µsec.), 所有
可编程序的 寄存器 在 这 设备 是 重置
至 这 states 指定 下面 “power-在
initialization”.
NC 非 连接. 做 不 连接 至 这个 管脚. 做
不 route 查出 通过 这个 管脚.
函数的 描述
电源-在 INITIALIZATION
当 电源 是 第一 应用, 电源-在 重置 电路系统 最初的-
izes 这 COMBO II 和 puts 它 在 这 电源-向下 状态.
这 增益 控制 寄存器 为 这 transmit 和 receive 增益
sections 是 编写程序 至 止 (00000000), 这 混合的
balance 电路 是 转变 止, 这 电源 放大 是 无能 和
这 设备 是 在 这 非-delayed 定时 模式. 这 获得 di-
rection 寄存器 (ldr) 是 前-设置 和 所有 IL 管脚 编写程序
作 输入, 放置 这 SLIC 接口 管脚 在 一个 高 imped-
ance 状态. 这 ci/o 管脚 是 设置 作 一个 输入 准备好 为 这 第一
控制 字节 的 这 initialization sequence. 其它 最初的 states
在 这 控制 寄存器 是 表明 在 部分 2.0.
一个 重置 至 这些 一样 最初的 情况 将 也 是 强迫 用
驱动 这 MR 管脚 短促地 高. 这个 将 是 完毕 ei-
ther 当 powered-向上 或者 向下. 为 正常的 运作 这个
管脚 必须 是 牵引的 低. 如果 不 使用, MR 应当 是 hard-连线的
至 地面.
这 desired 模式 为 所有 可编程序的 功能 将 是
initialized 通过 这 控制 端口 较早的 至 一个 电源-向上 command.
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